IS61NLP12832B
IS61NLP12836B/IS61NVP12836B
IS61NLP25618A/IS61NVP25618A
128K ×32 ， 128K ×36 ，和256K ×18
4MB，管道“不等待”状态总线SRAM
2007年9月
特点
•总线利用率100 ％的
•无之间的读写等待周期
•内部自定时写周期
•单个字节写入控制
•单R / W （读/写）控制引脚
•时钟控制，注册地址，
数据和控制
描述
The 4 Meg 'NLP/NVP' product family feature high-speed,
低功耗的同步静态RAM设计提供
一个破裂的，高性能的， “不等待”状态，设备
网络和通信应用。他们是
organized as 128K words by 32 bits, 128K words by 36
bits, and 256K words by 18 bits, fabricated with
ISSI
's
先进的CMOS技术。
结合了“不等待”状态的功能，等待周期
淘汰时读取总线开关来写，或者
write to read. This device integrates a 2-bit burst counter,
高速SRAM的核心，和高驱动能力输出
在一个单片电路。
所有同步输入通过寄存器控制
由一个正边沿触发的单时钟输入。操作
可以暂停所有的同步输入忽视
当时钟使能，
CKE高。在这种状态下，内部
器件将保持其先前的值。
所有的读，写和取消的周期是由ADV启动
输入。当ADV是HIGH内部突发计数器
递增。新的外部地址可以被加载
当ADV低。
写周期是内部自定时发起
由时钟输入的上升沿和时
WE
is
低。独立的字节使能允许单个字节是
写的。
突发模式引脚（ MODE ）定义了一阵的顺序
序列。当为高电平时，交错突发序列
被选中。当连接到低电平，线性突发序列是
选择。
•交错或线性突发顺序控制我们 -
ING MODE输入
•三个芯片使简单的深度扩张
和地址流水线
•掉电模式
•常见的数据输入和数据输出
•
CKE
引脚使能时钟和暂停操作
• JEDEC 100引脚TQFP ， 165引脚PBGA和119-
引脚PBGA封装
•电源：
NVP ： V
dd
2.5V (± 5%), V
DDQ
2.5V (± 5%)
NLP ： V
dd
3.3V (± 5%), V
DDQ
3.3V/2.5V (± 5%)
•工业应用温度
•无铅可
快速访问时间
符号
t
kq
t
kc
参数
时钟存取时间
周期
频率】
-250
2.6
4
250
-200
3.1
5
200
单位
ns
ns
兆赫
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Rev. D的
09/10/07
1
ISSI [ INTEGRATED SILICON SOLUTION, INC ]
