IS61NLP12832B
IS61NLP12836B/IS61NVP12836B
IS61NLP25618A/IS61NVP25618A
引脚配置
100引脚TQFP
BWD
BWC
BWB
BWA
BWD
BWC
BWB
BWA
CKE
CKE
OE
ADV
NC
OE
ADV
NC
CE2
CE2
V
DD
VSS
CE2
CE2
V
DD
VSS
CLK
WE
CLK
WE
NC
NC
CE
CE
A
A
A
A
A
A
DQPc
DQC
DQC
V
DDQ
VSS
DQC
DQC
DQC
DQC
VSS
V
DDQ
DQC
DQC
NC
V
DD
NC
VSS
DQD
DQD
V
DDQ
VSS
DQD
DQD
DQD
DQD
VSS
V
DDQ
DQD
DQD
DQPd
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
1
80
2
79
3
78
4
77
5
76
6
75
7
74
8
73
9
72
10
71
11
70
12
69
13
68
14
67
15
66
16
65
17
64
18
63
19
62
20
61
21
60
22
59
23
58
24
57
25
56
26
55
27
54
28
53
29
52
30
51
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
VSS
A
A
A
A
A1
A0
模式
NC
NC
V
DD
NC
A
A
A
A
A
A
A
NC
DQPb
DQB
DQB
V
DDQ
VSS
DQB
DQB
DQB
DQB
VSS
V
DDQ
DQB
DQB
VSS
NC
V
DD
ZZ
DQA
DQA
V
DDQ
VSS
DQA
DQA
DQA
DQA
VSS
V
DDQ
DQA
DQA
DQPa
NC
DQC
DQC
V
DDQ
VSS
DQC
DQC
DQC
DQC
VSS
V
DDQ
DQC
DQC
NC
V
DD
NC
VSS
DQD
DQD
V
DDQ
VSS
DQD
DQD
DQD
DQD
VSS
V
DDQ
DQD
DQD
NC
100 99 98 97 96 95 94 93 92 91 90 89 88 87 86 85 84 83 82 81
1
80
2
79
3
78
4
77
5
76
6
75
7
74
8
73
9
72
10
71
11
70
12
69
13
68
14
67
15
66
16
65
17
64
18
63
19
62
20
61
21
60
22
59
23
58
24
57
25
56
26
55
27
54
28
53
29
52
30
51
31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50
模式
VSS
A
A
A
A
A1
A0
NC
NC
V
DD
NC
A
A
A
A
A
NC
A
A
A
A
NC
DQB
DQB
V
DDQ
VSS
DQB
DQB
DQB
DQB
VSS
V
DDQ
DQB
DQB
VSS
NC
V
DD
ZZ
DQA
DQA
V
DDQ
VSS
DQA
DQA
DQA
DQA
VSS
V
DDQ
DQA
DQA
NC
128K X 36
引脚说明
A0, A1
同步地址输入。这些
引脚必须绑的两个最低有效位
地址总线。
同步地址输入
同步时钟
同步突发地址进展
同步字节写使能
写使能
时钟使能
地面核心
没有连接
CE，
CE2,
CE2
OE
DQA - DQD
DQPa - DQPd
MODE
V
dd
V
SS
V
DDQ
ZZ
128K ×32
A
CLK入力
ADV
BWA - BWD
WE
CKE
VSS =
NC
同步芯片使能
OUTPUT ENABLE
同步数据输入/输出
奇偶校验数据的I / O
突发顺序选择
+3.3V/2.5V Power Supply
接地输出缓冲
隔离输出缓冲器电源： + 3.3V / 2.5V
贪睡启用
8
集成的芯片解决方案，公司 - www.issi.com
Rev. D的
09/10/07
ISSI [ INTEGRATED SILICON SOLUTION, INC ]
