FAST BOOT BLOCK数据表
E
表1.引脚说明
名称和功能
符号
A
0
–A
19
TYPE
输入
地址输入：
在读写操作输入的地址。
地址在读取和写入周期内部锁存。
8 - Mbit的：一个
0–18
， 16 - Mbit的：一个
0–19
DQ
0
–
DQ
15
输入/
产量
数据输入/输出：
输入数据和在写周期命令，输出
存储器阵列，状态寄存器中的数据（ DQ
0
-DQ
7
） ，并识别码读
周期。数据引脚浮到高阻抗，当芯片被取消或输出
被禁用。数据在写周期期间内部锁存。
时钟：
同步过程中的闪速存储器的系统的工作频率
同步突发模式读操作。当配置为突发同步
模式读出，地址被锁存的第一个上升沿（或者下降沿，取决于
读取配置寄存器设置） CLK上升沿时， ADV ＃激活或在上升
ADV ＃边缘，以先到为准。在异步页级CLK被忽略
模式读取和写入操作。
地址有效：
表示有效的地址是存在于地址输入端。
地址锁存ADV ＃的上升沿时读取和写入
操作。异步过程ADV ＃可连接主动读写
操作。
CHIP ENABLE ：
激活该设备的控制逻辑电路，输入缓冲器，解码器，和
感测放大器。 CE＃ - 高释放器件降低功耗
待机状态的水平。
RESET ：
当驱动为低电平时， RST ＃禁止写入操作提供数据
在电源转换保护，并复位内部的自动化。 RST ＃ - 高
能够正常运行。从复位退出将设备设置为异步读取
阵列模式。
OUTPUT ENABLE ：
在一个读周期中栅极的数据输出。
写使能：
控制写入CUI和数组。地址和数据
锁定在WE＃脉冲的上升沿。
写保护
提供了锁定和解锁所有的主要方法
块和两个参数块。
当WP ＃为逻辑低电平时，可锁定块被锁定。如果一个程序或擦除
操作上试图锁定块， SR.1 ，要么SR.4 [程序]或SR.5
[块擦除]将被设置为显示操作失败。
当WP ＃处于逻辑高时，可锁定的块是未锁定的，并且可以是
编程或擦除。
CLK
输入
ADV ＃
输入
CE＃
输入
RST ＃
输入
OE ＃
WE＃
WP ＃
输入
输入
输入
WAIT ＃
产量
等待：
当配置为同步突发模式提供了有效的数据反馈
和脉冲串长度被设定为连续的。这个信号由OE＃和CE＃和门控
在内部上拉至V
CCQ
经由电阻器。 WAIT ＃从几个组件可
绑在一起，形成一个系统WAIT ＃信号。
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