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    300 参数 Datasheet PDF下载

    300图片预览
    型号： 300
    PDF下载： 下载PDF文件 查看货源
    内容描述： 赛扬D处理器 [Celeron D Processor]
    分类和应用：
    文件页数/大小： 95 页 / 2070 K
    品牌： INTEL [ INTEL ]
     浏览型号300的Datasheet PDF文件第52页浏览型号300的Datasheet PDF文件第53页浏览型号300的Datasheet PDF文件第54页浏览型号300的Datasheet PDF文件第55页浏览型号300的Datasheet PDF文件第57页浏览型号300的Datasheet PDF文件第58页浏览型号300的Datasheet PDF文件第59页浏览型号300的Datasheet PDF文件第60页  
    Land Listing and Signal Descriptions  
    Table 24.Numerical Land Assignment  
    Table 24.Numerical Land Assignment  
    Land  
    #
    Signal Buffer  
    Type  
    Land  
    #
    Signal Buffer  
    Type  
    Land Name  
    Direction  
    Land Name  
    Direction  
    F15  
    F16  
    F17  
    F18  
    F19  
    F20  
    F21  
    F22  
    F23  
    F24  
    F25  
    F26  
    F27  
    F28  
    F29  
    G1  
    D30#  
    VSS  
    Source Synch Input/Output  
    Power/Other  
    G26  
    G27  
    G28  
    G29  
    G30  
    H1  
    TESTHI5  
    TESTHI4  
    BCLK1  
    BSEL0  
    BSEL2  
    GTLREF0  
    GTLREF1  
    VSS  
    Power/Other  
    Power/Other  
    Clock  
    Input  
    Input  
    D37#  
    Source Synch Input/Output  
    Source Synch Input/Output  
    Power/Other  
    Input  
    Output  
    Output  
    Input  
    Input  
    D38#  
    Power/Other  
    Power/Other  
    Power/Other  
    Power/Other  
    Power/Other  
    Common Clock  
    Power/Other  
    Power/Other  
    Power/Other  
    Power/Other  
    Power/Other  
    Power/Other  
    Power/Other  
    Power/Other  
    Power/Other  
    Power/Other  
    VSS  
    D41#  
    Source Synch Input/Output  
    Source Synch Input/Output  
    Power/Other  
    D43#  
    H2  
    VSS  
    H3  
    RESERVED  
    TESTHI7  
    TESTHI2  
    TESTHI0  
    VTT_SEL  
    BCLK0  
    RESERVED  
    VSS  
    H4  
    RSP#  
    TESTHI10  
    VSS  
    Input  
    Input  
    Power/Other  
    Power/Other  
    Power/Other  
    Power/Other  
    Clock  
    Input  
    Input  
    Input  
    Output  
    Input  
    H5  
    H6  
    H7  
    VSS  
    H8  
    VSS  
    H9  
    VSS  
    H10  
    H11  
    H12  
    H13  
    H14  
    H15  
    H16  
    H17  
    H18  
    H19  
    H20  
    H21  
    H22  
    H23  
    H24  
    H25  
    H26  
    H27  
    H28  
    H29  
    H30  
    J1  
    VSS  
    Power/Other  
    Power/Other  
    Power/Other  
    Power/Other  
    Source Synch  
    VSS  
    G2  
    FC1  
    Input  
    Input  
    VSS  
    G3  
    TESTHI8  
    TESTHI9  
    FC7  
    VSS  
    G4  
    Input  
    VSS  
    G5  
    Output  
    DP1#  
    DP2#  
    VSS  
    Common Clock Input/Output  
    Common Clock Input/Output  
    Power/Other  
    G6  
    RESERVED  
    DEFER#  
    BPRI#  
    G7  
    Common Clock  
    Common Clock  
    Input  
    Input  
    G8  
    VSS  
    Power/Other  
    G9  
    D16#  
    Source Synch Input/Output  
    VSS  
    Power/Other  
    G10  
    G11  
    G12  
    G13  
    G14  
    G15  
    G16  
    G17  
    G18  
    G19  
    G20  
    G21  
    G22  
    G23  
    G24  
    G25  
    RESERVED  
    DBI1#  
    DSTBN1#  
    D27#  
    VSS  
    Power/Other  
    Source Synch Input/Output  
    Source Synch Input/Output  
    Source Synch Input/Output  
    Source Synch Input/Output  
    Source Synch Input/Output  
    Source Synch Input/Output  
    Source Synch Input/Output  
    Source Synch Input/Output  
    Source Synch Input/Output  
    Source Synch Input/Output  
    Source Synch Input/Output  
    Source Synch Input/Output  
    VSS  
    Power/Other  
    VSS  
    Power/Other  
    VSS  
    Power/Other  
    D29#  
    VSS  
    Power/Other  
    D31#  
    VSS  
    Power/Other  
    D32#  
    VSS  
    Power/Other  
    D36#  
    VSS  
    Power/Other  
    D35#  
    VSS  
    Power/Other  
    DSTBP2#  
    DSTBN2#  
    D44#  
    FC15  
    BSEL1  
    Power/Other  
    Power/Other  
    Output  
    Output  
    Output  
    Input  
    VTT_OUT_LEFT Power/Other  
    D47#  
    J2  
    COMP4  
    RESERVED  
    VSS  
    Power/Other  
    RESET#  
    TESTHI6  
    TESTHI3  
    Common Clock  
    Power/Other  
    Power/Other  
    Input  
    Input  
    Input  
    J3  
    J4  
    Power/Other  
    J5  
    REQ1#  
    Source Synch Input/Output  
    56  
    Datasheet  

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