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HY5DU283222BFP 参数 Datasheet PDF下载

HY5DU283222BFP图片预览
型号: HY5DU283222BFP
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内容描述: 128M ( 4Mx32 ) GDDR SDRAM [128M(4Mx32) GDDR SDRAM]
分类和应用: 动态存储器双倍数据速率
文件页数/大小: 30 页 / 262 K
品牌: HYNIX [ HYNIX SEMICONDUCTOR ]
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1HY5DU283222BF(P)  
AC CHARACTERISTICS - I (AC operating conditions unless otherwise noted)  
2
22  
25  
28  
Unit Note  
Parameter  
Symbol  
Min  
23  
Max  
Min  
22  
Max  
Min  
19  
Max  
Min  
17  
Max  
Row Cycle Time  
tRC  
tRFC  
tRAS  
-
-
-
-
-
-
-
-
CK  
CK  
CK  
Auto Refresh Row Cycle Time  
Row Active Time  
25  
24  
21  
19  
15  
100K  
14  
100K  
12  
100K  
11  
100K  
Row Address to Column Address Delay for  
Read  
8
5
-
-
7
4
-
-
6
3
-
-
6
3
-
-
tRCDRD  
tRCDWR  
CK  
CK  
Row Address to Column Address Delay for  
Write  
5
1
8
5
3
-
-
-
-
-
4
1
7
4
2
-
-
-
-
-
4
1
6
3
2
-
-
-
-
-
4
1
6
3
2
-
-
-
-
-
Row Active to Row Active Delay  
Column Address to Column Address Delay  
Row Precharge Time  
tRRD  
tCCD  
tRP  
CK  
CK  
CK  
CK  
CK  
Write Recovery Time  
tWR  
tDRL  
Last Data-In to Read Command  
Auto Precharge Write Recovery +  
Precharge Time  
13  
-
11  
-
9
-
9
-
tDAL  
CK  
2
-
10  
-
2.2  
-
10  
-
2.5  
-
10  
-
-
-
CL=5  
System Clock Cycle Time  
CL=4  
tCK  
tCK  
ns  
ns  
CK  
CK  
ns  
ns  
ns  
2.8  
0.45  
0.45  
-0.6  
-0.6  
-
10  
0.45  
0.45  
-0.6  
-0.6  
-
0.55  
0.55  
0.6  
0.6  
0.35  
0.45  
0.45  
-0.6  
-0.6  
-
0.55  
0.55  
0.6  
0.6  
0.35  
0.45  
0.45  
-0.6  
-0.6  
-
0.55  
0.55  
0.6  
0.6  
0.35  
0.55  
0.55  
0.6  
Clock High Level Width  
tCH  
Clock Low Level Width  
tCL  
Data-Out edge to Clock edge Skew  
DQS-Out edge to Clock edge Skew  
DQS-Out edge to Data-Out edge Skew  
tAC  
0.6  
tDQSCK  
tDQSQ  
0.35  
tHPmin  
-tQHS  
tHPmin  
-tQHS  
tHPmin  
-tQHS  
tHPmin  
-tQHS  
-
-
-
-
-
-
-
-
1,6  
1,5  
Data-Out hold time from DQS  
Clock Half Period  
tQH  
tHP  
ns  
ns  
tCH/L  
min  
tCH/L  
min  
tCH/L  
min  
tCH/L  
min  
-
0.35  
-
-
0.35  
-
-
0.35  
-
-
0.35  
-
6
2
2
Data Hold Skew Factor  
tQHS  
tIS  
ns  
ns  
ns  
CK  
CK  
CK  
ns  
0.6  
0.6  
0.4  
0.4  
0.85  
0.35  
0.75  
0.75  
0.4  
0.75  
0.75  
0.4  
0.75  
0.75  
0.4  
Input Setup Time  
-
-
-
-
Input Hold Time  
tIH  
0.6  
0.6  
1.15  
-
0.6  
0.6  
1.15  
-
0.6  
0.6  
1.15  
-
0.6  
0.6  
1.15  
-
Write DQS High Level Width  
Write DQS Low Level Width  
Clock to First Rising edge of DQS-In  
Data-In Setup Time to DQS-In (DQ & DM)  
tDQSH  
tDQSL  
tDQSS  
tDS  
0.4  
0.4  
0.4  
0.85  
0.35  
0.85  
0.35  
0.85  
0.35  
3
Rev. 1.2 / Jul. 2005  
24  
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