VDIP2 参数 Datasheet PDF下载

2.�½�½ Para�½�½�½�½e�½�½ �½I�½O Inter�½a�½e �½igna�½�½ �½es�½riptions and Timing �½iagrams

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PAGE =

表5 - 数据和控制总线信号模式选项 - 并行FIFO接口

PIN号

14

16

17

18

19

20

21

22

23

24

25

27

名字

D0

D1

D2

D3

D4

D5

D6

D7

RXF ＃

TXE ＃

RD ＃

WR

TYPE

I / O

I / O

I / O

I / O

I / O

I / O

I / O

I / O

产量

产量

输入

输入

描述

FIFO数据总线位0

FIFO数据总线位1

FIFO数据总线位2

FIFO数据总线位3

FIFO数据总线位4

FIFO数据总线位5

FIFO数据总线位6

FIFO数据总线位7

当高，不从FIFO中读取数据。当低，有数据在FIFO从而可以提供

通过选通RD ＃低，再高再被读取。

当高，不将数据写入FIFO 。当低时，数据可以被写入到FIFO由选通

WR高后低。

Enables the current FIFO data byte on D0...D7 when low. Fetched the next FIFO data byte (if avail-

能）从接收FIFO缓冲区时， RD ＃从高电平变为低电平。

将数据写入一个字节的D0 ... D7引脚到发送FIFO缓冲器，当WR变高后低。

图3 - FIFO读周期

T6

RXF ＃

T5

RD ＃

T3

T1

T2

T4

有效数据

D[7...0]

表6 - FIFO读周期时序

时间

T1

T2

T3

T4

T5

T6

描述

RD主动脉冲宽度

RD到RD预充电时间

RD积极有效数据*

有效的数据保持时间从RD无效*

RD无效到RXF ＃

RXF RD周期之后不活跃

民

50

50 + T6

20

0

0

80

最大

-

-

50

-

25

-

单位

ns

ns

ns

ns

ns

ns

*负载= 30pF的

VDIP2的Vinculum VNC1L原型模块

数据表版本0.91

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