Freescale Semiconductor, Inc.
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18-1 SPI I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . .262
18-2 SPI Module Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . .263
18-3 Full-Duplex Master-Slave Connections . . . . . . . . . . . . . . . . .264
18-4 Transmission Format (CPHA = 0) . . . . . . . . . . . . . . . . . . . . .267
18-5 Transmission Format (CPHA = 1) . . . . . . . . . . . . . . . . . . . . .268
18-6 Transmission Start Delay (Master) . . . . . . . . . . . . . . . . . . . . .270
18-7 Missed Read of Overflow Condition . . . . . . . . . . . . . . . . . . . .271
18-8 Clearing SPRF When OVRF Interrupt Is Not Enabled . . . . . .272
18-9 SPI Interrupt Request Generation . . . . . . . . . . . . . . . . . . . . .275
18-10 SPRF/SPTE CPU Interrupt Timing. . . . . . . . . . . . . . . . . . . . .276
18-11 CPHA/SS Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .281
18-12 SPI Control Register (SPCR) . . . . . . . . . . . . . . . . . . . . . . . . .283
18-13 SPI Status and Control Register (SPSCR). . . . . . . . . . . . . . .286
18-14 SPI Data Register (SPDR) . . . . . . . . . . . . . . . . . . . . . . . . . . .289
19-1 TIM Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .292
19-2 TIM I/O Register Summary. . . . . . . . . . . . . . . . . . . . . . . . . . .293
19-3 TIM Status and Control Register (TSC) . . . . . . . . . . . . . . . . .296
19-4 TIM Counter Registers (TCNTH–TCNTL) . . . . . . . . . . . . . . .298
19-5 TIM Counter Modulo Registers (TMODH–TMODL) . . . . . . . .299
20-1 I/O Port Register Summary. . . . . . . . . . . . . . . . . . . . . . . . . . .302
20-2 Port A Data Register (PTA) . . . . . . . . . . . . . . . . . . . . . . . . . .304
20-3 Data Direction Register A (DDRA) . . . . . . . . . . . . . . . . . . . . .304
20-4 Port A I/O Circuit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .305
20-5 Port B Data Register (PTB) . . . . . . . . . . . . . . . . . . . . . . . . . .306
20-6 Data Direction Register B (DDRB) . . . . . . . . . . . . . . . . . . . . .307
20-7 Port B I/O Circuit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .307
20-8 Port C Data Register (PTC) . . . . . . . . . . . . . . . . . . . . . . . . . .308
20-9 Data Direction Register C (DDRC) . . . . . . . . . . . . . . . . . . . . .309
20-10 Port C I/O Circuit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .310
20-11 Port D Data Register (PTD) . . . . . . . . . . . . . . . . . . . . . . . . . .311
20-12 Data Direction Register D (DDRD) . . . . . . . . . . . . . . . . . . . . .312
20-13 Port D I/O Circuit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .313
20-14 Port E Data Register (PTE) . . . . . . . . . . . . . . . . . . . . . . . . . .314
20-15 Data Direction Register E (DDRE) . . . . . . . . . . . . . . . . . . . . .316
Technical Data
MC68HC908AS60 — Rev. 1.0
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