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EDD2516AKTA-6B-E 参数 Datasheet PDF下载

EDD2516AKTA-6B-E图片预览
型号: EDD2516AKTA-6B-E
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内容描述: 256M比特DDR SDRAM ( 16M字×16位) [256M bits DDR SDRAM (16M words x 16 bits)]
分类和应用: 动态存储器双倍数据速率
文件页数/大小: 49 页 / 546 K
品牌: ELPIDA [ ELPIDA MEMORY ]
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EDD2516AKTA-E  
Pin Capacitance (TA = +25°C, VDD, VDDQ = 2.5V ± 0.2V)  
Parameter  
Symbol  
CI1  
Pins  
min.  
2.0  
2.0  
typ.  
max.  
3.0  
3.0  
0.25  
0.5  
5
Unit  
pF  
pF  
pF  
pF  
pF  
pF  
Notes  
Input capacitance  
CK, /CK  
1
CI2  
All other input pins  
CK, /CK  
1
Delta input capacitance  
Cdi1  
Cdi2  
CI/O  
Cdio  
1
All other input-only pins  
DQ, DM, DQS  
DQ, DM, DQS  
1
Data input/output capacitance  
Delta input/output capacitance  
4.0  
1, 2,  
1
0.5  
Notes: 1. These parameters are measured on conditions: f = 100MHz, VOUT = VDDQ/2, VOUT = 0.2V,  
TA = +25°C.  
2. DOUT circuits are disabled.  
AC Characteristics (TA = 0 to +70°C, VDD, VDDQ = 2.5V ± 0.2V, VSS, VSSQ = 0V)  
-6B  
-7A  
-7B  
Parameter  
Symbol  
tCK  
min.  
max.  
12  
min.  
max.  
12  
min.  
max.  
12  
Unit  
ns  
Notes  
10  
Clock cycle time  
(CL = 2)  
7.5  
7.5  
10  
(CL = 2.5)  
tCK  
tCH  
tCL  
6
12  
7.5  
12  
7.5  
12  
ns  
CK high-level width  
CK low-level width  
0.45  
0.45  
0.55  
0.55  
0.45  
0.45  
0.55  
0.55  
0.45  
0.45  
0.55  
0.55  
tCK  
tCK  
min  
min  
min  
CK half period  
tHP  
tAC  
tCK  
ns  
(tCH, tCL)  
(tCH, tCL)  
(tCH, tCL)  
DQ output access time from  
CK, /CK  
–0.7  
0.7  
–0.75  
0.75  
–0.75  
0.75  
2, 11  
DQS output access time from CK,  
tDQSCK –0.6  
0.6  
–0.75  
0.75  
0.5  
–0.75  
0.75  
0.5  
ns  
ns  
ns  
ns  
ns  
2, 11  
3
/CK  
DQS to DQ skew  
DQ/DQS output hold time from  
DQS  
Data hold skew factor  
Data-out high-impedance time from  
CK, /CK  
tDQSQ  
tQH  
0.45  
tHP – tQHS —  
tHP – tQHS —  
tHP – tQHS —  
tQHS  
tHZ  
0.55  
0.75  
0.75  
–0.7  
0.7  
0.7  
–0.75  
0.75  
0.75  
–0.75  
0.75  
0.75  
5, 11  
6, 11  
Data-out low-impedance time from  
CK, /CK  
tLZ  
–0.7  
–0.75  
–0.75  
ns  
Read preamble  
tRPRE  
tRPST  
tDS  
0.9  
1.1  
0.6  
0.9  
0.4  
0.5  
0.5  
1.75  
0
1.1  
0.6  
0.9  
0.4  
0.5  
0.5  
1.75  
0
1.1  
0.6  
tCK  
tCK  
ns  
Read postamble  
0.4  
DQ and DM input setup time  
DQ and DM input hold time  
DQ and DM input pulse width  
Write preamble setup time  
Write preamble  
0.45  
0.45  
1.75  
0
8
8
7
tDH  
ns  
tDIPW  
tWPRES  
tWPRE  
tWPST  
ns  
ns  
0.25  
0.4  
0.25  
0.4  
0.25  
0.4  
tCK  
tCK  
Write postamble  
0.6  
0.6  
0.6  
9
Write command to first DQS  
latching transition  
DQS falling edge to CK setup time tDSS  
DQS falling edge hold time from  
CK  
tDQSS  
0.75  
0.2  
1.25  
0.75  
0.2  
1.25  
0.75  
0.2  
1.25  
tCK  
tCK  
tCK  
tDSH  
0.2  
0.2  
0.2  
DQS input high pulse width  
tDQSH  
tDQSL  
0.35  
0.35  
0.35  
0.35  
0.35  
0.35  
tCK  
tCK  
DQS input low pulse width  
Data Sheet E0502E30 (Ver. 3.0)  
6