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EBE11UD8AGFA-4A-E 参数 Datasheet PDF下载

EBE11UD8AGFA-4A-E图片预览
型号: EBE11UD8AGFA-4A-E
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内容描述: 1GB无缓冲DDR2 SDRAM DIMM ( 128M字× 64位, 2级) [1GB Unbuffered DDR2 SDRAM DIMM (128M words x 64 bits, 2 Ranks)]
分类和应用: 存储内存集成电路动态存储器双倍数据速率时钟
文件页数/大小: 23 页 / 202 K
品牌: ELPIDA [ ELPIDA MEMORY ]
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EBE11UD8AGFA  
AC Characteristics (TC = 0°C to +85°C, VDD, VDDQ = 1.8V ± 0.1V, VSS = 0V)  
(DDR2 SDRAM Component Specification)  
-6E  
667  
-5C  
533  
min.  
4
-4A  
400  
min.  
3
Frequency (Mbps)  
Parameter  
Symbol min.  
max.  
5
max.  
5
max.  
5
Unit  
tCK  
Notes  
/CAS latency  
CL  
5
Active to read or write  
command delay  
tRCD  
15  
15  
60  
15  
15  
60  
15  
15  
55  
ns  
ns  
ns  
Precharge command period tRP  
Active to active/auto refresh  
tRC  
command time  
DQ output access time from  
CK, /CK  
tAC  
450  
+450  
+400  
500  
450  
+500  
+450  
600  
500  
+600  
+500  
ps  
ps  
DQS output access time from  
CK, /CK  
tDQSCK 400  
CK high-level width  
tCH  
tCL  
0.45  
0.45  
0.55  
0.55  
0.45  
0.45  
0.55  
0.55  
0.45  
0.45  
0.55  
0.55  
tCK  
tCK  
CK low-level width  
CK half period  
min.  
(tCL, tCH)  
min.  
(tCL, tCH)  
min.  
(tCL, tCH)  
tHP  
ps  
Clock cycle time  
tCK  
tDH  
3000  
175  
8000  
3750  
225  
8000  
5000  
275  
8000  
ps  
ps  
ps  
DQ and DM input hold time  
5
4
DQ and DM input setup time tDS  
100  
100  
150  
Control and Address input  
tIPW  
0.6  
0.6  
0.6  
tCK  
tCK  
ps  
pulse width for each input  
DQ and DM input pulse width  
tDIPW  
0.35  
0.35  
0.35  
for each input  
Data-out high-impedance  
tHZ  
tAC max.  
tAC max.  
tAC max.  
tAC max.  
tAC max.  
tAC max.  
time from CK,/CK  
Data-out low-impedance time  
from CK,/CK  
tLZ  
tAC min.  
tAC min.  
tAC min.  
ps  
DQS-DQ skew for DQS and  
tDQSQ  
240  
340  
300  
400  
350  
450  
ps  
ps  
ps  
associated DQ signals  
DQ hold skew factor  
tQHS  
tQH  
DQ/DQS output hold time  
from DQS  
tHP – tQHS  
tHP – tQHS  
tHP – tQHS  
Write command to first DQS  
latching transition  
tDQSS WL 0.25 WL + 0.25 WL 0.25 WL + 0.25 WL 0.25 WL + 0.25 tCK  
DQS input high pulse width  
DQS input low pulse width  
tDQSH 0.35  
0.35  
0.35  
0.35  
0.35  
tCK  
tCK  
tDQSL  
tDSS  
0.35  
0.2  
DQS falling edge to CK setup  
time  
0.2  
0.2  
2
0.2  
0.2  
2
tCK  
tCK  
tCK  
DQS falling edge hold time  
from CK  
tDSH  
tMRD  
0.2  
2
Mode register set command  
cycle time  
Write postamble  
Write preamble  
tWPST 0.4  
tWPRE 0.35  
0.6  
0.4  
0.6  
0.4  
0.6  
tCK  
tCK  
0.35  
0.35  
Address and control input  
hold time  
tIH  
tIS  
275  
200  
375  
250  
475  
350  
ps  
ps  
5
4
Address and control input  
setup time  
Read preamble  
Read postamble  
tRPRE 0.9  
tRPST 0.4  
1.1  
0.6  
0.9  
0.4  
1.1  
0.6  
0.9  
0.4  
1.1  
0.6  
tCK  
tCK  
Data Sheet E0782E20 (Ver. 2.0)  
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