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SLLS763B - 2007年1月 - 修订2007年3月
高速电接口
高速串行I / O使用PECL兼容接口。该线可以直接耦合或交流耦合。
SEE
和
详细的配置信息。如附图所示，一个片100 - Ω终端
电阻放置差异在接收端。
该PECL输出也驱动电缆或PCB底板时提供去加重补偿损失交流
在较长的距离。去加重的程度是通过PRE1和PRE2引脚可编程的。用户可以使用
软件来控制去加重的强度来优化设备为特定的系统要求。
表5.可编程去加重
PRE1
0
1
0
1
(1)
PRE2
0
0
1
1
去加重水平
(V
（ ODP ）
D / V
（ ODD ） （ 1 ）
– 1)
去加重禁用
10%
20%
30%
V
（ ODP ）
：当在数据流中的一个过渡差分电压摆动。
V
（ ODD）
：当在数据流中没有过渡差分电压摆动。
图1.输出差分电压在去加重
LVDS并行数据接口
该并行数据接口包括一个4位并行LVDS数据和时钟。该器件符合OIF99.102
说明当在OC- 48速率下运行。当在较低的串行速率时钟和数据操作
频率被缩小相应地，如在所示
该并行数据TXDATA [0：3 ]被锁存的
上升TXCLK的边缘，然后将其发送到数据FIFO来解决TXCLK和之间的任何相位差
REFCLK 。如果有一个FIFO溢出条件，漏油引脚置为高电平。该FIFO重置本身重新调整
在两个时钟。内部PLL的时钟合成器锁定到REFCLK和它被用作
时序序列化的并行数据（除了其中的时钟恢复使用的循环定时模式） 。对
接收侧， RXDATA [0：3 ]被更新RXCLK的上升沿。
和
显示时间
图的并行接口。
该SLK2511B也有一个内置的奇偶校验器和产生器，用于误差检测的LVDS接口的。对
传输方面，它接受奇偶校验位， TXPARP / N ，并进行奇偶校验功能为偶校验。如果一个
检测到错误时，脉冲的PAR_VALID引脚为低电平两个时钟周期。在接收侧，将奇偶位
RXPARP / N是用于奇偶校验错误检查下游设备产生的。
差分端接100 Ω电阻包含在芯片TXDATAP / N之间。
参考时钟
该器件接受要么155.52兆赫或622.08 MHz的时钟。时钟选择引脚（ REFCLKSEL ）允许
选择外部参考时钟频率。该REFCLK输入与LVDS电平兼容，
还采用交流耦合的3.3 V LVPECL级别。一个100 Ω差分端接电阻包含在芯片上，如
以及直流偏置电路（3 kΩ到VDD和4.5千欧至GND ）的交流耦合的情况下。高品质的REFCLK
上必须使用满足的SONET / SDH标准所需要的系统。对于非SONET / SDH兼容的系统，
宽松的容差可以被使用。
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