W134M/W134S
S0 / S1 StopB
W133
W158
W159
W161
W167
CY2210
W134M/W134S
REFCLK
PLL
相
对齐
D
BUSCLK
PCLK / M
RMC
RAC
Synclk / N
M
PCLK
N
Synclk
4
DLL
齿轮
比
逻辑
图3. DDLL包括DRCG详情
科幻gure 3
示出了DDLL系统架构的详情
包括DRCG输出使能和旁通模式。
相位检测器信号
该DRCG相位检测器接收从核心两个输入
逻辑， PclkM （PCLK / M）和SynclkN （ Synclk / N）。所述M和N
在核心逻辑分频器被选择，使得所述频率
PclkM和SynclkN是相同的。相位检测器检测
这两个输入时钟，和驱动器之间的相位差
在DRCG相位定位，通过为null输入相位误差
分布式循环。当环路锁定时，输入相位
PclkM和SynclkN之间的误差在规定范围内
t
ERR ， PD
锁定后的器件特性表中给出
在国家过渡段给定的时间。
该相位检测器对齐PclkM的上升沿到
上升SynclkN的边缘。相位检测器的工作周期
输入时钟将在规范范围内的DC
IN， PD
在给定的
操作条件表。因为两者的工作循环
相位检测器输入端的时钟并不一定是相同的，
PclkM和SynclkN的下降沿可以不对齐
当上升沿对齐。
该PclkM和SynclkN信号的电压电平是阻止 -
由控制器确定的。销VDDIPD用作电压
引用的相位检测器输入端，并应
连接到输出电源电压的控制器。在
一些应用中， DRCG PLL输出时钟将被用于
直接绕过相位定位。如果PclkM和SynclkN
不使用时，这些输入必须接地。
选择逻辑
表2
显示选择预分频PLL的逻辑和
反馈分频器来确定乘法比率为PLL
从输入REFCLK 。分配器的设定和反馈分频器
B将预分频器，所以PLL输出时钟频率设置
按： PLLCLK = REFCLK * A / B 。
表2. PLL分频器选择
W134M
Mult0
0
0
1
1
Mult1
0
1
1
0
A
9
6
8
16
B
2
1
1
3
A
4
6
8
16
W134S
B
1
1
1
3
表3
示出了逻辑用于使时钟输出，利用
该StopB输入信号。当StopB为高电平时， DRCG是在
其正常模式， CLK和CLKB是互补输出
继相位定位输出（ PAclk ） 。当StopB是
低电压时， DRCG是在给出了CLK停止模式时，输出时钟
驱动器被禁用（设置为Hi -Z ）和CLK和CLKB解决
到DC电压V
X， STOP
如在器件给定Character-
istics表。 Ⅴ的水平
X， STOP
通过一个外部电阻器来设定
网络。
表3.时钟停止模式选择
模式
正常
CLK停止
STOPB
1
0
CLK
PAclk
V
X， STOP
CLKB
PAclkB
V
X， STOP
表4
显示选择绕道和测试逻辑
模式。的选择位， S0和S1 ，控制的选择
这些模式。旁路模式带来了全速PLL
输出时钟，绕过相位定位。测试模式
带来的REFCLK输入一路输出，绕过
两个PLL和相位定位。在输出测试模式
（OE） ，既给出了CLK和CLKB输出被放入
高阻抗状态（高阻） 。这可以用于组件
测试和板级测试。
文件编号： 38-07426牧师* C
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