CY7C68013A ， CY7C68014A
CY7C68015A ， CY7C68016A
3.12.5默认全速备用设置
表6.默认全速备用设置
替代设置
ep0
ep1out
ep1in
ep2
ep4
ep6
ep8
0
64
0
0
0
0
0
0
64
64散装
64散装
64批量输出（ 2 × ）
64批量输出（ 2 × ）
64堆积在（2 × ）
64堆积在（2 × ）
1
64
64 INT
64 INT
64 INT输出（ 2 × ）
64批量输出（ 2 × ）
64 INT （2 × ）
64堆积在（2 × ）
2
64
64 INT
64 INT
64异出（ 2 × ）
64批量输出（ 2 × ）
ISO 64 （2 × ）
64堆积在（2 × ）
3
3.12.6默认高速交替设置
表7.默认高速交替设置
替代设置
ep0
ep1out
ep1in
ep2
ep4
ep6
ep8
64
0
0
0
0
0
0
0
64
512散
512散
512大容量输出（ 2 × ）
512大容量输出（ 2 × ）
512堆积在（2 × ）
512堆积在（2 × ）
1
64
64 INT
64 INT
512 INT输出（ 2 × ）
512大容量输出（ 2 × ）
512 INT （2 × ）
512堆积在（2 × ）
2
64
64 INT
64 INT
512异出（ 2 × ）
512大容量输出（ 2 × ）
ISO 512 （2 × ）
512堆积在（2 × ）
3
3.13外部FIFO接口
3.13.1架构
在FX2LP从FIFO架构有八个512字节的块
端点RAM直接作为FIFO存储器，并
由FIFO控制信号（如IFCLK ， SLCS ＃控制
SLRD ， SLWR ， SLOE ， PKTEND和标志） 。
在操作中，一些八RAM块的填充或从空
女士，而其他被连接到I / O传输逻辑。该
传输逻辑有两种形式，对GPIF进行内部产生
控制信号和从FIFO接口，用于从外部
控制传输。
3.13.2主/从控制信号
在FX2LP端点FIFO都实现为8身体
完全不同的256x16 RAM块。 8051 / SIE可以切换任何的
两个结构域，在USB （SIE）域之间RAM块
8051 I / O单元域。这种切换是做虚拟例化
taneously ，给人本质的“USB零转换时间
FIFOS “和”从FIFO中。 “因为它们在物理上
相同内存的字节缓冲区之间的实际传输。
在任何给定的时间，一些RAM块填充/排空
在SIE控制USB的数据，而其他的RAM块
可用于8051 ，该I / O控制单元或两者。拉姆
块进行操作，如USB域单端口和双端口
在8051 I / O域。这些块可以被配置为单个
双人，三人或四缓冲如前所示。
在I / O控制单元实现内部主控（M为
主站）或外部主控端（S表示从）接口。
在主控（M ）模式下， GPIF在内部控制FIFOADR [1..0]
以选择一个FIFO 。在RDY引脚（两个在56引脚封装，六
在100引脚和128引脚封装） ，可作为标志的输入
来自外部的FIFO或其他逻辑如果需要的话。在GPIF可以
从内部派生的时钟或外部提供运行
时钟（ IFCLK ）的速率传输数据的高达96兆字节/秒
（48 -MHz的IFCLK与16位接口）。
在从（ S）模式下， FX2LP接受内部
衍生时钟或外部时钟（ IFCLK ，最大频率
48兆赫）和SLCS ＃ ， SLRD ， SLWR ， SLOE ， PKTEND信号
从外部逻辑。当使用外部IFCLK时，外部
切换到外部时钟与时钟之前必须存在
在IFCLKSRC位。每个端点都可以单独选择
通过内部配置位和字节或字操作
从FIFO输出使能信号SLOE使数据
选择的宽度。外部逻辑必须确保该输出使能
写入数据时，从FIFO信号无效。从
接口也可以异步运行，其中SLRD和
同时触发信号直接作为选通脉冲，而不是一个时钟限定符
作为在同步方式。信号SLRD ， SLWR ， SLOE和
PKTEND由信号SLCS ＃选通。
笔记
4， “0”表示“没有落实。 ”
5. “ 2 × ”表示“双缓冲”。
6.即使这些缓冲区为64字节，它们被报告为512的USB 2.0标准。用户必须大于64个字节从不转发数据包到EP1 。
文件编号： 38-08032牧师* M
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CYPRESS [ CYPRESS SEMICONDUCTOR ]
