CY7C68013A/CY7C68014A
CY7C68015A/CY7C68016A
3.12.5
默认全速备用设置
表3-6 。默认全速备用设置
替代设置
ep0
ep1out
ep1in
ep2
ep4
ep6
ep8
3.12.6
0
64
0
0
0
0
0
0
64
64散装
64散装
64批量输出（ 2 × ）
64批量输出（ 2 × ）
64堆积在（2 × ）
64堆积在（2 × ）
1
64
64 INT
64 INT
64 INT输出（ 2 × ）
64批量输出（ 2 × ）
64 INT （2 × ）
64堆积在（2 × ）
2
64
64 INT
64 INT
64异出（ 2 × ）
64批量输出（ 2 × ）
ISO 64 （2 × ）
64堆积在（2 × ）
3
默认高速交替设置
表3-7 。默认高速交替设置
替代设置
ep0
ep1out
ep1in
ep2
ep4
ep6
ep8
64
0
0
0
0
0
0
0
64
512散
512散
1
64
64 INT
64 INT
2
64
64 INT
64 INT
3
512大容量输出（ 2 × ）
512大容量输出（ 2 × ）
512堆积在（2 × ）
512堆积在（2 × ）
512 INT输出（ 2 × ）
512大容量输出（ 2 × ）
512 INT （2 × ）
512堆积在（2 × ）
512异出（ 2 × ）
512大容量输出（ 2 × ）
ISO 512 （2 × ）
512堆积在（2 × ）
3.13
3.13.1
外部FIFO接口
架构
端口8051的I / O域。这些块可以被配置为
单人，双人，三人或四缓冲如前所示。
在I / O控制单元实现内部主机（M
硕士）或外部主机（S为从）接口。
在主控（M ）模式下， GPIF在内部控制
FIFOADR [1..0 ]选择一个FIFO 。在RDY引脚（两个在56-
引脚封装，在100引脚和128引脚封装6 ）可
来自外部的FIFO或其他逻辑如果用作标志的输入
所需。在GPIF可以从内部派生的运行
时钟或外部提供的时钟（ IFCLK ）的速率
数据传输速率达96兆字节/秒（ 48 - MHz的IFCLK与16
比特接口）。
在从（ S）模式下， FX2LP接受内部
衍生时钟或外部时钟（ IFCLK ，最大。
频率48兆赫）和SLCS ＃ ， SLRD ， SLWR ， SLOE ，
从外部逻辑PKTEND信号。当使用外部
IFCLK ，外部时钟必须切换到之前存在
外部时钟与IFCLKSRC位。每个端点可以
分别由一个被选中的字节或字操作
内部配置位，和一个从FIFO输出使能
信号SLOE使所选宽度的数据。外部逻辑
必须保证该输出使能信号无效时
写数据到从FIFO 。从接口还可以
异步运行，其中SLRD和SLWR信号
直接作为选通脉冲，而不是一个时钟限定符的
同步模式。信号SLRD ， SLWR ， SLOE和
PKTEND由信号SLCS ＃选通。
在FX2LP从FIFO架构有八个512字节的块
在端点RAM直接作为FIFO存储器，
和由FIFO控制信号（如IFCLK控制，
SLCS ＃ ， SLRD ， SLWR ， SLOE ， PKTEND和标志） 。
在操作中，有的八块RAM的填充或空
的女士，而其他被连接到I / O传输
逻辑。传输逻辑采取了两种形式， GPIF的内部
产生的控制信号，或从FIFO接口为
外部控制传输。
3.13.2
主/从控制信号
在FX2LP端点FIFO都实现为8 physi-
美云完全不同的256x16 RAM块。 8051 / SIE可以切换
任何两个域，在USB之间的RAM块（SIE）
域和8051 I / O单元域。该切换完成
几乎在瞬间，给人基本上是零转换时间
与“USB FIFOS ”和“从FIFO中。 ”由于他们是
物理上相同的内存，没有字节实际传输
缓冲区之间。
在任何给定的时间，一些RAM块填充/排空
在SIE控制USB的数据，而其他的RAM块
可用于8051和/或I / O控制单元。拉姆
块操作为单端口中的USB域，和双
注意事项：
4， “0”表示“没有落实。 ”
5. “ 2 × ”表示“双缓冲”。
6.即使这些缓冲区为64字节，它们被报告为512的USB 2.0标准。用户必须大于64个字节从不转发数据包到EP1 。
文件编号： 38-08032牧师* G
第11页共55
CYPRESS [ CYPRESS SEMICONDUCTOR ]
