CY7C63001A
CY7C63101A
每个GPIO线包括内部研发
up
电阻器。这个电阻
提供上拉功能和摆率控制两种。两
因素支配的启用和禁用每个电阻组成：
其相关的端口上拉寄存器位的状态和状态
数据寄存器位。注：在端口上拉控制位
达寄存器为低电平有效。
一个GPIO线为高电平时， “1”被写入到数据寄存器
和一个“0 ”被写入到相应的端口上拉寄存器。
写“ 0 ”到端口数据寄存器关闭该端口的上拉
上拉电阻和输出低电平的GPIO线不管
在端口设置上拉寄存器。的输出变为一个
高Z状态，如果数据寄存器位和港口拉
寄存器位都为“1”。
说明该块
图1 I / O线。港口ISINK寄存器用于
控制输出电流电平，它是在这以后描述
部分。注：在ISINK逻辑块关闭
暂停模式（请参阅即时通功能部分
有关详细信息） 。因此，为了防止高我
CC
电流
在USB挂起模式，固件必须设置所有端口0和
端口1的数据寄存器的位（其未在外部驱动到
知州） ，
包括那些没有引出一
特定的包，
为“1 ”，所有端口0和端口1上拉
注册数据位为“0” ，使端口上拉前的设置
暂停位（状态和控制寄存器的第3位） 。
是输出控制真值表。
V
CC
端口上拉
注册
端口数据
注册
R
up
端口ISINK
注册
暂停
位
GPIO
针
ISINK
DAC
关闭
施密特
TRIGGER
数据总线
图6-10 。一个I / O口线的框图
表6-2 。输出控制真值表
数据寄存器
0
0
1
1
端口上拉寄存器
0
1
0
1
输出I / O引脚
灌电流（' 0 ' ）
灌电流（' 0 ' ）
上拉电阻（ ' 1 ' ）
高阻
中断极性
前高后低
从低到高
前高后低
从低到高
要配置GPIO引脚作为输入， “1”应写入
与该引脚相关的端口数据寄存器位禁用
的ISINK DAC的下拉功能（见
端口数据寄存器读取，该位为“1”
如果引脚上的电压大于所述施密特触发器
阈值，即“ 0 ”，如果它低于阈值。在实际应用中
其中，一个内部上拉是必需的，则R
up
上拉电阻
可以通过写入一个“0”到适当的位中的接合
端口上拉寄存器。
b7
PULL0.7
W
0
b6
PULL0.6
W
0
b5
PULL0.5
W
0
b4
PULL0.4
W
0
这两个端口0和端口1上拉寄存器是只写（见
图6-11
和
P0口的上拉寄存器位于
在I / O地址0×08和端口1上拉寄存器映射到
地址0×09 。端口上拉寄存器的内容
在复位期间被清除，使输出对由被控制
数据寄存器的状态。端口上拉寄存器也
选择过渡的极性产生一个GPIO的中断。
“0”选择一个由高到低的转变，而“1”选择
从低到高的过渡。
b3
PULL0.3
W
0
b2
PULL0.2
W
0
b1
PULL0.1
W
0
b0
PULL0.0
W
0
图6-11 。 P0口上拉寄存器（地址0x08的）
文件编号： 38-08026修订版**
第9页的25
CYPRESS [ CYPRESS SEMICONDUCTOR ]
