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CY7C1347G-133AXC 参数 Datasheet PDF下载

CY7C1347G-133AXC图片预览
型号: CY7C1347G-133AXC
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内容描述: 4兆位( 128千×36 )流水线同步SRAM的异步输出使能 [4-Mbit (128 K x 36) Pipelined Sync SRAM Asynchronous output enable]
分类和应用: 存储内存集成电路静态存储器时钟
文件页数/大小: 24 页 / 781 K
品牌: CYPRESS [ CYPRESS SEMICONDUCTOR ]
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CY7C1347G
引脚德网络nitions
(续)
名字
NC , NC / 9M ,
NC/18M,
NC/36M,
NC/72M,
NC/144M,
NC/288M,
NC/576M,
NC/1G
I / O
描述
未连接。
内部没有连接到芯片。 NC / 9M , NC / 18M , NC / 36M , NC / 72M , NC / 144M ,
NC / 288M , NC / 576M和NC / 1G的地址扩展引脚,内部没有连接
到模具上。
功能概述
所有同步输入都会通过由控制输入寄存器
在时钟的上升沿。所有数据输出通过输出
寄存器由时钟的上升沿来控制。最大
从时钟上升接入延迟(叔
CO
)为2.6纳秒( 250 MHz器件) 。
该CY7C1347G支持使用系统的二级缓存
线性或交错突发序列。线性爆
序列适合于使用一个线性脉冲串的处理器
序列。突发顺序是用户可选择的,并且被确定
通过抽样的方式输入。访问可以与启动
任一地址选通脉冲从处理器( ADSP )或地址
从控制器( ADSC )频闪。通过推进地址
色同步信号序列是由ADV输入控制。两位
片上环绕突发计数器捕获在所述第一地址
突发序列以及自动为递增地址
其余的突发访问。
字节写操作均合格的字节写使能
( BWE )和字节写选择( BW
[A :D ]
)输入。全局写
启用( GW )将覆盖所有写字节输入和写入数据到所有
4个字节。所有的写操作都简化片上同步自
定时写电路。
三个同步片选( CE
1
,CE
2
,CE
3
)和一个
异步输出使能( OE )为方便银行
选择和输出三态控制。如果CE ADSP被忽略
1
is
高。
单写访问发起的ADSP
当同时满足以下两个条件,该访问被启动
满意在时钟的上升: ( 1 ) ADSP为低电平,和( 2 ) CE
1
,
CE
2
,CE
3
都置为有效。地址提交给
A
[16:0]
被加载到地址寄存器和地址
同时被输送到RAM核心地位的逻辑。该
写信号( GW , BWE和BW
[A :D ]
)和ADV输入是
在这第一个周期忽略。
ADSP-触发的写访问需要两个时钟周期来
完整的。如果网关被置为低电平的第二个时钟崛起,
提交的DQ和DQPs输入数据被写入到
在RAM芯相应的地址位置。如果GW为高,
然后写操作是由BWE和带宽控制
[A :D ]
信号。该CY7C1347G提供字节写入功能,是
在描述
断言字节写使能输入( BWE )的选择
字节写( BW
[A :D ]
)输入有选择地写入到只有所需的
字节。
字节写操作字节时没有选择留
不变。一个同步自定时写机制
提供简化的写操作。
由于CY7C1347G是一种常见的I / O设备,输出
启用( OE )提交数据之前,必须先拉高高
到DQS和DQPs投入。这样做的三态输出
驱动程序。为安全起见, DQS和DQPs是自动
每当一个写周期被检测,而不管该三态
OE的状态。
单一的读访问
当满足以下条件,该访问被启动
满意在时钟的上升: ( 1 ) ADSP或ADSC为低电平, ( 2 )
CE
1
,CE
2
,CE
3
都置为有效,和(3)的写信号
( GW , BWE )都是拉高高。如果CE ADSP被忽略
1
is
HIGH 。出现在地址输入地址(A
[16:0]
)是
存储到地址前进逻辑和地址
注册时提交给存储器核心。该
对应的数据被允许传播到的输入
输出寄存器。在下一时钟的上升沿的数据是
允许通过输出寄存器和上传播
在2.6纳秒( 250 MHz器件) ,如果OE是低电平有效的数据总线。该
当SRAM被从一个新兴只发生异常
取消选择状态到所选择的状态下,其输出始终
接入的第一个周期内三态。在第一周期之后
的访问时,输出由所述参考信号的控制。
连续的单个读周期总是得到支持。 SRAM中后
取消选择在时钟的上升由芯片选择,要么ADSP或
ADSC信号,其输出立即三态。
单写访问发起ADSC
ADSC写访问被启动时,在下列条件
是满足: ( 1 ) ADSC为低电平, ( 2 ) ADSP被拉高
高,(3)的CE
1
,CE
2
,CE
3
都置为有效,和(4)的
的写输入相应组合( GW , BWE和
BW
[A :D ]
)被置为有效进行写入所需
字节(多个) 。 ADSC触发的写访问需要一个时钟
周期完成。呈现给地址
[16:0]
被加载到
地址寄存器和同时的地址前进逻辑
被输送到RAM核心。该ADV输入被忽略
在这个周期。如果全局写进行的,该数据
提交的DQ和DQPs被写入到对应
在RAM的核心地址位置。如果一个字节写操作进行的,
只有被选中的字节写入。在一个字节未选择
字节写操作保持不变。一个同步自定时
写入机制被提供以简化的写
操作。
由于CY7C1347G是一种常见的I / O设备,输出
启用( OE )提交数据之前,必须先拉高高
到DQS和DQPs投入。这样做的三态输出
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文件编号: 38-05516牧师* I