CY7C1347G
引脚德网络nitions
名字
A
0
,A
1
,A
BW
A
， BW
B
,
BW
C
， BW
D
GW
BWE
CLK
CE
1
I / O
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
同步
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
输入 -
异步
输入 -
同步
输入 -
同步
描述
用于选择的128千地址位置中的一个地址输入端。
取样在上升
在CLK的边缘，如果ADSP ADSC或低电平有效，和CE
1
，CE
2
和CE
3
采样活跃。
A
[1:0]
馈送的2位计数器。
字节写选择输入，低电平有效。
合格与BWE进行字节写入到SRAM中。
采样在CLK的上升沿。
全局写使能输入，低电平有效。
当在CLK ，一个上升沿置位低
全局写进行（所有字节写入，无论价值的BW
[A ：D ]
和BWE ） 。
字节写使能输入，低电平有效。
采样在CLK的上升沿。此信号必须
低电平进行字节写操作。
时钟输入。
用于捕获所有的同步输入到设备中。也用于递增
突发计数器时ADV为低电平时，一阵操作过程中。
芯片使能1输入，低电平有效。
采样在CLK的上升沿。配合使用
CE
2
和CE
3
选择或取消选择该设备。如果CE ADSP被忽略
1
为HIGH 。 CE
1
采样
只有当一个新的外部地址被加载。
芯片使能2输入，高电平有效。
采样在CLK的上升沿。配合使用
CE
1
和CE
3
选择或取消选择该设备。 CE
2
被采样，只有当一个新的外部地址
被加载。
芯片使能3输入，低电平有效。
采样在CLK的上升沿。配合使用
CE
1
和CE
2
选择或取消选择该设备。 CE
3
被采样，只有当一个新的外部地址
被加载。
输出使能，异步输入，低电平有效。
控制的I / O引脚的方向。当
低电平时，在I / O引脚用作输出。当拉高高， I / O引脚为三态，并作为
输入数据引脚。 OE是在一个读周期的第一个时钟，从一个新兴的，当蒙面
取消选中状态。
超前输入信号，采样在CLK的上升沿。
当自动断言，它
加在一个脉冲串周期的地址。
地址选通从处理器，采样在CLK的上升沿。
当置为低电平，
呈现给设备的地址被捕获在地址寄存器中。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言，只有ADSP是公认的。 ASDP
被忽略时， CE
1
被拉高高。
地址选通从控制器，取样在CLK的上升沿。
当置为低电平，
呈现给设备的地址被捕获在地址寄存器中。一
[1:0]
也装
入脉冲串计数器。当ADSP和ADSC都断言，只有ADSP是公认的。
ZZ “休眠”输入。
此高电平输入将器件置于一个非时间关键“休眠”状态
数据完整性保护。在正常运行期间，该引脚必须为低电平或悬空。 ZZ
引脚具有内部上拉下来。
双向数据I / O线。
作为输入，它们馈入，则触发芯片上的数据寄存器
由CLK的上升沿。作为输出，它们提供包含在存储位置中的数据
通过在读周期的前一个时钟的上升呈现的地址指定。该
销方向由OE控制。当OE是低电平时，引脚用作输出。
当高，的DQ和DQPs被放置在一个三态状态。
电源输入到该装置的核心。
地面的装置的核心。
地面的I / O电路。
选择爆秩序。
当连接到GND选择线性突发序列。当连接到V
DDQ
或左
选择浮动交错突发序列。这是一个带针，必须在保持静态
设备的操作。模式引脚有一个内部上拉电阻。
CE
2
CE
3
OE
ADV
ADSP
ADSC
输入 -
同步
输入 -
异步
I / O-
同步
ZZ
DQ
A
， DQ
B
,
DQ
C
， DQ
D
,
DQP
A
， DQP
B
,
DQP
C
， DQP
D
V
DD
V
SS
V
DDQ
V
SSQ
模式
电源
地
I / O接地
输入 -
STATIC
I / O电源
电源为I / O电路。
文件编号： 38-05516牧师* I
第24 6
CYPRESS [ CYPRESS SEMICONDUCTOR ]
