CY7C1360B
CY7C1362B
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
从时钟的上升最高接入时延（T
CO
）为3.0纳秒
（ 200 - MHz器件） 。
该CY7C1360B / CY7C1362B支持二级缓存
利用线性或交错突发序列的系统。
交错的突发为了支持Pentium和i486
处理器。线性脉冲串序列适合于处理器的
即利用线性突发序列。突发顺序是用户
可选择的，并且是由采样MODE输入来确定。
访问可以与任何处理器地址启动
频闪（ ADSP ）或控制器地址选通（ ADSC ） 。
通过突发序列地址是进步
由ADV输入控制。一个双位片上环绕
突发计数器捕获所述第一地址中的脉冲串序列
并自动递增地址的休息
突发存取。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
X
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上
同步自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3[2]
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。如果ADSP被忽略
CE
1
为高。
单一的读访问
当满足以下条件，该访问被启动
满意在时钟的上升： （ 1 ） ADSP或ADSC为低电平， （ 2 ）
CE
1
，CE
2
，CE
3[2]
都置为有效，和（3）的写
信号（ GW ， BWE ）都是拉高高。 ADSP被忽略
如果CE
1
为HIGH 。呈现给地址输入端的地址
（A ）被存储到地址前进的逻辑和
地址寄存器，同时被提供给存储器阵列。
对应的数据被允许传播到的输入
输出寄存器。在下一时钟的上升沿
数据被允许通过输出寄存器向传播和
到内3.0纳秒（200 - MHz器件）如果OE是数据总线
低电平有效。当SRAM是唯一的例外
刚刚脱离取消选择状态为选中状态，其
输出总是的第一周期期间，三态
访问。的存取的第一个周期后，输出为
通过OE信号控制。连续的单周期读
被支持。一旦SRAM被取消，在时钟的上升
在芯片选择，要么ADSP或ADSC信号，其输出
会立刻三态。
单写访问发起的ADSP
此访问被启动时，同时满足以下两个条件
是满足于时钟的上升： （ 1 ） ADSP为低电平，并
（ 2 ） CE
1
，CE
2
，CE
3[2]
都置为有效。地址
呈现给A被加载到地址寄存器和
同时被输送到地址前进逻辑
存储器阵列。写信号（ GW ， BWE和BW
X
）和
在这第一个周期ADV输入将被忽略。
ADSP-触发的写访问需要两个时钟周期来
完整的。如果网关被置为低电平的第二个时钟崛起，
提交的DQ的输入数据被写入，对应
在存储器阵列中应的地址位置。如果GW为高，
文件编号： 38-05291牧师* C
然后写操作是由BWE和带宽控制
X
信号。该CY7C1360B / CY7C1362B提供字节写
这是在写周期说明描述能力
表。断言字节写使能输入（ BWE ）的
选择字节写（ BW
X
）输入，将有选择地写，只
所需的字节数。在一个字节写入字节未选择
操作将保持不变。一个同步自定时
写入机制被提供以简化的写
操作。
由于CY7C1360B / CY7C1362B是一种常见的I / O
设备，输出使能（ OE ）应被撤消HIGH
之前提交数据到DQS的输入。这样做会
三态输出驱动器。为安全起见， DQS就会
自动三态每当一个写周期被检测到，
不管OE的状态。
单写访问发起ADSC
ADSC写访问被当以下条件启动
系统蒸发散是满足： （ 1 ） ADSC为低电平， （ 2 ）是ADSP
拉高HIGH ， （ 3 ） CE
1
，CE
2
，CE
3[2]
都置为有效，
和（ 4 ）的写入输入相应组合（ GW ，
BWE和BW
X
）被置为有效进行写入
所需的字节（ S） 。 ADSC触发的写访问需要
单时钟周期来完成。呈现给的地址是
装入地址寄存器和地址
同时被输送到存储器阵列前进逻辑。
在这个周期的阿德福韦输入被忽略。如果一个全局写的
进行的，提交的DQ的数据被写入到
在该存储芯对应的地址位置。如果一个字节
写操作进行的，只有被选中的字节写入。字节
字节写操作期间未选择将维持
不变。一个同步自定时写机制有
被提供以简化的写操作。
由于CY7C1360B / CY7C1362B是一种常见的I / O
设备，输出使能（ OE ）应被撤消HIGH
之前提交数据到DQS的输入。这样做会
三态输出驱动器。为安全起见， DQS就会
自动三态每当一个写周期被检测到，
不管OE的状态。
突发序列
该CY7C1360B / CY7C1362B提供一个二位的环绕
计数器，由美联储
1
, A
0
，实现无论是交错
或线性突发序列。交错的色同步信号序列是
专门用于支持英特尔奔腾应用。
线性脉冲串序列被设计为支持的处理器
下面的线性脉冲串序列。色同步信号序列是用户
可选择通过MODE输入。
主张ADV较低，时钟的上升会自动递增
该数据串计数器中的脉冲串序列中的下一个地址。
读取和写入，支持突发操作。
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE
1
，CE
2
，CE
3[2]
， ADSP和ADSC绝
仍然无效的T的时间
ZZREC
在ZZ输入后，
返回低电平。
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