CY7C1338
引脚说明
（续）
引脚数
17, 40, 67,
90
5, 10, 21,
26, 55, 60,
71, 76
4, 11, 20,
27, 54, 61,
70, 77
1,14, 16, 30,
50–51, 66,
80
38, 39, 42,
43
名字
V
SS
V
SSQ
I / O
地
地
描述
地面设备的I / O电路。应连接到的接地
系统。
地面的装置。应连接到该系统的地面。
V
DDQ
I / O电源
供应
-
电源为I / O电路。应连接到3.3V电源。
NC
未连接。
DNU
-
不要用针。悬空或连接到低电平。
计数器/控制逻辑和递送到RAM核心。写
输入（ GW ， BWE和BW
[3:0]
）在这个被忽略第一
时钟周期。如果写输入被置为有效（见写
周期说明表中的相应规定，指示
在下一个时钟上升写） ，相应的数据将
锁存，并写入到器件中。字节写操作是不允许的。
在字节写入， BW
0
控制DQ
[7:0]
， BW
1
控制
DQ
[15:8]
， BW
2
控制DQ
[23:16]
和BW
3
控制DQ
[31:24]
.
所有I / O都在一个字节写三态。由于这是一个
常见的I / O设备，异步OE输入信号必须
被撤消，并在I / O的必须是三态之前
演示数据DQ的
[31:0]
。为安全起见，该
数据线是三态一旦写周期被检测到，再
gardless OE的状态。
单写访问发起ADSC
当满足下列条件，这写访问权限启动
满足于时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都断言
活跃的， （ 2 ） ADSC为低电平， （ 3 ） ADSP被拉高
高，和（4）的写输入信号（毛重， BWE ，和体重
[3:0]
)
表示写访问。 ADSC被忽略，如果ADSP为低电平有效。
给出的地址被加载到地址寄存器
并且该数据串计数器/控制逻辑和递送到RAM中
核心内容。呈现给DQ的信息
[31:0]
将被写入到
指定的地址位置。字节写操作是不允许的。中
字节写入， BW
0
控制DQ
[7:0]
， BW
1
控制DQ
[15:8]
， BW
2
控制DQ
[23:16]
和BWS
3
控制DQ
[31:24]
。所有I / O都
三态时写被检测到，甚至一个字节写操作。自
这是一种常见的I / O设备，异步OE输入信号
应被撤消，并在I / O的必须是三态之前
数据提交给DQ
[31:0]
。为安全起见，该
数据线是三态一旦写周期被检测到，再
gardless OE的状态。
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。从最大访问延迟
在时钟的上升（T
CDV
）为7.5纳秒（ 117 - MHz器件） 。
该CY7C1338支持系统利用二级缓存
线性或交错突发序列。交错的
爆为了支持Pentium和i486的处理器。线性
突发序列适合于采用一个线性的处理器
爆序列。突发顺序是用户可选择的，并且是DE-
通过抽样的方式输入termined 。访问可以initi-
ated与任何处理器地址选通（ ADSP ）或
控制器地址选通（ ADSC ） 。地址进展
通过脉冲串序列由ADV输入控制。一
2位片上环绕突发计数器捕捉到的第AD-
身穿突发序列，并自动递增
解决了的突发访问的其余部分。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[3:0]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上同步的
理性的自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（OE ）为方便银行SE-
经文和输出三态控制。如果CE ADSP被忽略
1
为高。
单一的读访问
一个单一的读访问开始时，在下列条件
是满足于时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都是AS-
牢固插入活性，和（2）的ADSP或ADSC被置低（如果
访问由ADSC开始，写输入必须deassert-
在这第一个周期ED） 。呈现给AD-地址
裙输入锁存到地址寄存器和脉冲串
计数器/控制逻辑和提供给存储器核心。如果
OE输入为低电平时，所请求的数据将可用
在数据的最大输出到吨
CDV
后时钟的上升。 ADSP
如果CE被忽略
1
为高。
单写访问发起的ADSP
当满足以下条件，卫星 - 该访问被启动
isfied在时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都断言
活跃， （ 2 ） ADSP被置为低电平。地址预
sented被加载到地址寄存器和脉冲串
突发序列
该CY7C1338提供一个片上2位的回绕突发
计数器的SRAM中。突发计数器由美联储
[1:0]
,
并且可以按照线性或交错猝发顺序。该
脉冲串顺序由MODE输入的状态来确定。一
低电平模式选择线性突发序列。一个高点
模式选择交错突发秩序。离开模式
未连接将导致器件默认为一个交织
爆序列。
4
CYPRESS [ CYPRESS SEMICONDUCTOR ]
