CY7C1338
引脚说明
引脚数
85
名字
ADSC
I / O
输入 -
同步
输入 -
同步
描述
地址选通从控制器，取样在CLK的上升沿。当断言
低时，
[16:0]
被捕获在地址寄存器中。一
[1:0]
也被加载到爆
计数器。当ADSP和ADSC都断言，只有ADSP是公认的。
地址选通从处理器，采样在CLK的上升沿。当断言
低时，
[16:0]
被捕获在地址寄存器中。一
[1:0]
也被加载到爆
计数器。当ADSP和ADSC都断言，只有ADSP是公认的。 ASDP
被忽略时， CE
1
被拉高高。
A
1
, A
0
地址输入。这些输入馈送片上数据串计数器的最低有效位为
以及被用于访问在存储器阵列中的特定存储器位置。
用于与一个一起地址输入
[1:0]
选择64K地址之一某些地区可能
系统蒸发散。采样在CLK的上升沿，如果CE
1
，CE
2
和CE
3
采样活跃，
和ADSP ADSC或低电平有效。
字节写选择输入，低电平有效。合格与BWE进行字节写操作。
采样上升沿。 BW
0
控制DQ
[7:0]
和DP
0
， BW
1
控制DQ
[15:8]
和
DP
1
， BW
2
控制DQ
[23:16]
和DP
2
和BW
3
控制DQ
[31:24]
和DP
3
。看到写
周期说明表的进一步细节。
提前投入使用，推动片上地址计数器。当LOW内部
脉冲串计数器是先进的脉冲串序列。突发序列选择使用
MODE输入。
字节写使能输入，低电平有效。采样在CLK的上升沿。该信号
必须低电平进行字节写操作。
环球写输入，低电平有效。采样在CLK的上升沿。该信号是
用来进行全局写的，独立的BWE和BW的状态
[3:0]
。全球
覆盖写入字节写入。
时钟输入。用于捕获所有的同步输入到设备中。
芯片使能1输入，低电平有效。采样在CLK的上升沿。用IN连接
结与CE
2
和CE
3
选择/取消选择该设备。 CE
1
门ADSP 。
芯片使能2输入，高电平有效。采样在CLK的上升沿。用IN连接
结与CE
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。采样在CLK的上升沿。用IN连接
结与CE
1
和CE
2
选择/取消选择该设备。
84
ADSP
36, 37
49−44,
81–82,
99–100,
32–35
96–93
A
[1:0]
A
[16:2]
输入 -
同步
输入 -
同步
BW
[3:0]
输入 -
同步
83
ADV
输入 -
同步
输入 -
同步
输入 -
同步
输入时钟
输入 -
同步
输入 -
同步
输入 -
同步
87
88
BWE
GW
89
98
97
92
86
CLK
CE
1
CE
2
CE
3
OE
输入 -
输出使能，异步输入，低电平有效。控制的I / O引脚的方向。
异步低电平时， I / O引脚用作输出。当拉高高， I / O引脚
三态，并作为输入数据引脚。
输入 -
打盹输入。高电平有效的异步。高电平时，器件进入低功耗
异步待机模式中，所有其它输入将被忽略，但在存储器阵列中的数据
被保持。留下ZZ浮动或NC将默认设备进入活动状态。
ZZ引脚具有内部上拉下来。
-
模式输入。选择设备的脉冲串顺序。接高电平选择交错
爆秩序。拉至低电平选择线性突发顺序。当悬空， NC ，去
故障以交错的突发订单。模式引脚具有内部上拉电阻。
双向数据I / O线。作为输入，它们馈入一个片上的数据的寄存器，它是
由CLK的上升沿触发。为输出，他们提供包含在数据
内存位置指定由A
[16:0]
在读周期的前一个时钟的上升。
销的方向由参考结合的内部控制进行控制
逻辑。当OE是低电平时，引脚用作输出。当HIGH ， DQ
[31:0]
和DP
[3:0]
被放置在一个三态条件。输出是自动
三态检测写周期时。
64
ZZ
31
模式
29–28,
25–22,
19–18,
13–12, 9–6,
3–2, 79–78,
75–72,
69–68,
63–62,
59–56,
53–52
15, 41, 65,
91
DQ
[31:0]
I / O-
同步
V
DD
电源
电源输入到该装置的核心。应连接到3.3V电源
供应量。
3
CYPRESS [ CYPRESS SEMICONDUCTOR ]
