CY22381
带负载，偏置电流，供电和温度电容交互
变化。非线性（ FET栅极）晶体负载电容应
不能用于MPEG中， POTS拨号音，通信，或
其他应用，这些应用对绝对频率敏感
要求。
的负载电容值是通过在一个6位决定
可编程寄存器。负载电容可以被设置
0.375 pF的6 pF的总晶体负载范围内的分辨率
30 pF的。
对于驱动时钟输入的输入负载电容可
完全绕过。这使得时钟芯片接受
驱动频率输入高达166兆赫。如果应用程序
需要驱动的输入，然后XTALOUT必须悬空。
输出CON组fi guration
在正常操作下有四个内部频率
可以通过可编程交叉点被路由源
通过可编程的7位切换到任何三个输出的
输出分频器。这四个来源：参考， PLL1 ， PLL2 ，
和PLL3 。以下是各个输出的描述。
CLKA输出来源于交叉点开关和变
通过一个可编程的7位后分频器。在7位
后分频器来源于两个可编程单其价值
寄存器由FS控制。
CLKB的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。在7位
后分频器来源于两个可编程单其价值
寄存器由FS控制。
CLKC的输出来源于交叉点开关和变
通过一个可编程的7位后分频器。在7位
后分频器源于一个可编程的寄存器的值。
时钟输出端都被设计来驱动的单点
加载带15 pF的总集总负载电容。而
驱动多个负载可以用适当的终止，
所以一般不建议使用。
省电功能
当配置为操作环境，通用输入
三州所有输出拉为低电平。当配置为
关闭的低电平该引脚的三态输出全部和
切断的PLL ，计数器，基准振荡器，并且所有
其它活性成分。在V所产生的电流
DD
销将小于5
µA
（典型值） 。离开后关机
模式下，锁相环将不得不重新锁定。
当配置为SUSPEND ，通用输入
可以被配置来关闭定制的组输出
和/或锁相环，低的时候。所有的PLL和任何输出都可以
在几乎任何组合来关闭。唯一的限制在于
如果PLL被关断，从它衍生的所有输出，也必须关闭
关。暂停锁相环（PLL）关闭所有相关的逻辑，而
暂停输出强制三态状态。
改善抖动
抖动优化控制是缓解问题的有益
相关的类似时钟在同一时刻切换和
造成多余的抖动。如果一个PLL是驱动多台
输出时，PLL的负相位，可以选择一
的输出。这可以防止在输出边缘从对准，
让卓越的抖动性能。
CyClocks RT软件
CyClocks RT是我们的第二代应用程序，允许
用户可以配置该设备。易于使用的界面提供
这个家族的许多功能的完全控制，包括
输入频率， PLL的输出频率，和不同
功能选项。数据表的频率范围限制是
检查和性能优化自动应用。您
可以下载CyClocks RT的免费副本赛普拉斯网站
网站http://www.cypress.com 。
文件编号： 38-07012牧师* D
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