PLDC20RA10
选购指南
通用部件
数
20RA10-15
20RA10-20
20RA10-25
20RA10-35
t
PD
ns
Com'l
15
20
米尔
20
25
35
Com'l
7
10
t
SU
ns
米尔
10
15
20
Com'l
15
20
t
CO
ns
米尔
20
25
35
Com'l
80
80
t
CC
ns
米尔
85
85
85
销刀豆网络gurations
LCC
顶视图
NC
I1
I0
PL
V
CC
I/O0
I/O1
STD PLCC / HLCC
顶视图
PL
V
CC
I/O0
I/O1
I2
I1
I0
JEDEC PLCC / HLCC
顶视图
PL
NC
VCC
I/O0
I/O1
I1
I0
4 3 2 1 282726
I2
I3
I4
I5
I6
I
7
NC
5
6
7
8
9
10
11
25
24
23
22
21
20
19
NC
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
NC
I3
I4
NC
I5
I6
NC
5
6
7
8
9
10
11
4 3 2 1 2827 26
25
24
23
22
21
20
19
I / O 2
I / O 3
I / O 4
I / O 5
I / O 6
I / O 7
NC
I2
I3
I4
NC
I5
I6
I7
5
6
7
8
9
10
11
4 3 2 1 2827 26
25
24
23
22
21
20
19
I / O 2
I / O 3
I / O 4
NC
I / O 5
I / O 6
I / O 7
PLDC20RA10
PLDC20RA10
PLDC20RA10
CG7C324
121314 1516 1718
12131415161718
8
9
V
SS
OE
I/O9
I/O8
NC
121314 1516 1718
7
8
9
V
SS
OE
I/O9
I/O8
RA10–2
RA10–3
8
9
V
SS
NC
OE
I/O9
I/O8
宏单元架构
图1
示出了20RA10宏小区的体系结构。
细胞致力于三个产品的条款完全异步
寄存器组控制，复位和时钟功能，以及
因为，一个任期为输出使能控制功能。
输出使能乘积项输出相与输入
从13引脚，允许任一产品的术语或硬连线的外
输出的控制或控制的从两个组合
源。如果选择的产品长期只控制，它是automat-
因为ically选择用于所有的输出，这种情况下，外部
输出使能引脚必须为低电平。积极极性
每个输出可被独立地编程为每个输出
把细胞并随后被固定。
图2
说明输出
把启用可用的选项。
当一个I / O单元被配置为输出，组合，只
能力可以通过强制置位和复位的产品来选择
长期输出是所有输入条件下的高。这是
通过为所有编程输入项编程实现细胞
这两款产品的条款。
科幻gure 3
说明了可用的输出
把配置选项。
另外四个未提交的产品条款中提供
每个输出宏为创建资源的用户- DE-
罚款的逻辑功能。
可编程I / O
因为任何的10 I / O引脚可被选择作为输入
由用户编程的设备输入的配置可
共有九个可编程加十专用IN-变化
看跌期权（共19输入）和一个输出下降到
10路输入，与所有10种可编程十输出配置
I / O单元配置为输出。每个输入引脚中的一个可用
定的配置是可用的作为输入的四个控制
注意：
1. CG7C324是打包在JEDEC兼容的28引脚PLCC封装引脚排列的PLDC20RA10 。引脚功能和引脚顺序都相同PLCC引脚。该
主要的区别是在“无连接” （ NC）引脚的位置
文件编号： 38-03012牧师**
I
I
I
I
I
产品条款及每个四路通用产品条款
已配置为可编程I / O宏
输出。
一个I / O单元被编程为输入通过把输出恩
能引脚（引脚13 ）， HIGH ，或者通过编程输出使能
乘积项，以提供一个低电平，从而禁止输出
缓冲液中，对于所有可能的输入组合。
当使用的I / O宏单元为输出，输入通道
允许输出信号作为一个反馈路径是
反馈作为输入的乘积项阵列。当输出
单元被配置为注册输出，该反馈路径
可用于反馈的当前输出状态的装置
输入提供了一个输出状态的状态控制
根据需要对状态机实现。
预压和电复位
可编程器件的功能可测性是由增强
列入登记册预紧功能，它允许国家
每个寄存器由一个装载每个寄存器进行设置
外源之前行使该设备。的COM测试
复杂的状态机的设计是由负载的能力，简化了
任意状态，而不通过长时间的测试向量循环SE-
quences以达到所需的状态。恢复被非法
国家可以通过加载非法状态和观察来验证
恢复。一个特定的寄存器的预紧力是通过完成
令人印象深刻的寄存器输出引脚所需的状态，
降低信号电平上的预紧力控制引脚（引脚1 ）到
逻辑低电平。如果指定的预设置，持有和脉冲
宽度的最小值已经观察到，所要求的状态是
加载到寄存器中。为确保可预测的系统完成初始化
化，所有的寄存器都在pow-预设为逻辑低状态
尔式，由此设置低电平有效的输出为逻辑高电平。
I
I
RA10–4
第14页2
CYPRESS [ CYPRESS SEMICONDUCTOR ]
