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CY7C1359A/GVT71256T18
256K ×18的同步流水线高速缓存RAM标签
特点
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快速比赛时间： 3.5 ， 3.8 ， 4.0和4.5纳秒
快时钟速度： 166 ，150， 133 ，和100兆赫
快速OE访问时间： 3.5 ， 3.8 ， 4.0和5.0纳秒
流水线数据比较
通过DEN数据输入寄存器负荷控制
最适合深度扩展（一个周期芯片取消
消除总线争）
3.3V -5 ％到+ 10 ％核心供电
2.5V或3.3V的I / O供电
除了I / O的5V容限输入
钳位二极管V
SS
在所有的输入和输出
常见的数据输入和数据输出
JTAG边界扫描
字节写使能和全局写控制
三芯片使深度扩展和地址
管道
地址，数据和控制寄存器
内部自定时写周期
突发控制引脚（交错或线性突发SE-
组成的序列）
针对便携式应用自动断电
低调的JEDEC标准的100引脚TQFP封装
所有的同步输入端通过由一个控制寄存器控
正边沿触发的时钟输入（CLK） 。同步
输入包括所有地址，所有的数据输入，地址的流水线
荷兰国际集团芯片使能（ CE ） ，深度扩展芯片启用（ CE
2
和CE
2
） ，突发控制输入（ ADSC ， ADSP和ADV ） ，写
启用（ WEL ， WEH和BWE ） ，全局写（ GW ） ，以及数据
输入使能（ DEN ） 。
异步输入包括突发模式控制（ MODE ） ，
输出使能（ OE ）和匹配输出使能（ MOE） 。
数据输出（ Q）和输出匹配（匹配） ，通过启用
OE和教育部分别也是异步的。
地址和芯片使注册的AD-任
着装状态处理器（ ADSP ）或地址状态控制器
（ ADSC ）输入引脚。随后一阵地址可以跨
应受所产生的突发提前引脚（ ADV）的控制。
数据输入注册数据输入使能（ DEN ）和
芯片使能引脚（ CE ， CE
2
和CE
2
） 。的数据的输出
输入寄存器与存储器阵列中的数据进行比较
并产生一个匹配信号。匹配输出选通
到流水线寄存器，并释放到匹配输出引脚处
的时钟（ CLK ）的下一个上升沿。
地址，数据输入，并写入控制记录片
启动自定时写周期。写周期可以是一个
以两个字节宽的写控制输入控制。在 -
个别的字节写入允许写入单个字节。 WEL
控制DQ1 - DQ9 。 WEH控制DQ10 - DQ18 。 WEL和
WEH可以活动只与BWE为低。 GW为低
导致要写入的所有字节。
该CY7C1359C / GVT71256T18从+ 3.3V pow-工作
呃，电源输出电源为+ 2.5V或+ 3.3V 。所有
输入和输出都是LVTTL兼容。该装置是理想
适用于地址标记RAM高达8 MB的二级缓存。
功能说明
赛普拉斯同步突发SRAM家庭使用
高速，低功耗的CMOS设计采用了先进的三
PLE层多晶硅，双层金属技术。每
存储器单元包括四个晶体管和两个高值
电阻器。
选购指南
7C1359A-166
71256T36-6
最大访问时间（纳秒）
最大工作电流（mA ）
最大的CMOS待机电流（mA ）
3.5
310
20
7C1359A-150
71256T36-6.7
3.8
275
20
7C1359A-133
71256T36-7.5
4.0
250
20
7C1359A-100
71256T36-10
4.5
190
20
赛普拉斯半导体公司
文件编号： 38-05120牧师**
•
3901北一街
•
圣荷西
•
CA 95134 • 408-943-2600
修订后的2001年9月13日
CYPRESS [ CYPRESS SEMICONDUCTOR ]
