DVSR CODEC
5
MX802
J/LH8
16
LH
14
信号
解码器（ DEI ）
17
15
解码器时钟
（ DCK ） ：
描述
DRAM的数据输出/ A1 /直达 - ：此被连接到DRAM的
数据输出和地址线A1 。由于没有使用DRAM ，该引脚为
可在直接访问模式的三角洲解码器时钟输入。
直接访问控制是通过控制寄存器的字节1来实现，第6位。
DRAM A2 /直接访问 - 这是DRAM地址线A2 。没有
DRAM采用，该引脚可在直接访问模式作为
三角洲解码器时钟输入。直接访问控制是通过控制实现
寄存器的字节1 ，第6位。
DRAM A3 /直接访问：这是DRAM地址线A3 。没有
DRAM采用，该引脚可在直接访问模式作为
台达编码器时钟输出。直接访问控制是通过实现
控制寄存器的字节1 ，第6位。
DRAM地址线4 。
DRAM地址线5条。
DRAM地址线6 。
DRAM地址线7 。
DRAM地址线8条。
行ADDRES秒频闪4 ：该引脚应连接到行
第四1Mbit的DRAM芯片的地址选通输入（如果使用的话） 。
行ADDRES秒频闪3 ：该引脚应连接到行
第三1Mbit的DRAM芯片的地址选通输入（如果使用的话） 。
这是DRAM地址线A9 。该引脚未连接时，
256kbit DRAM的使用。注意：为了简化PCB布局， DRAM
地址输入端A0 -A8 ，可以在任何物理以便将连接
DVSR编解码器输出引脚A0 -A8 。
列地址选通：这是DRAM的列地址选通
引脚。它应该连接到所有DRAM芯片的CAS管脚。
正电源。一个单一的，稳定的+5伏电源是必需的。水平和
在DVSR编解码器内的电压取决于该电源。
表1：信号列表
18
16
编码器时钟
（ ECK ）
19
20
21
22
23
24
25
26
17
18
19
20
21
DRAM A4
DRAM A5
DRAM A6
DRAM A7
DRAM A8
RAS4
RAS3
22
DRAM A9
27
28
23
24
CAS
V
DD
1998
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