CS5166
应用信息：继续
并规定PWRGD低。这还要求
过压状态可存在于至少
被激活的OVP信号PWRGD延迟时间。该
在图15所示的电阻值是V
DAC
= +2.8V
（ DAC = 10111 ） 。在V
OVP
（过电压跳闸点）可
置使用以下等式：
VCORE
15K
R1
Q3
2N3906
+5V
56K
5K
R2
V
OVP
= V
BEQ3
1 +
(
R2
R1
)
CS5166
PWRGD
OVP
20K
+5V
Q2
2N3904
10K
10K
10K
Q1
2N3906
图15 ：电路使用实现专用输出OVP
CS5166.
电源良好电路
电源良好引脚（引脚13 ）是一个集电极开路信号
与TTL DC规格一致。这是外部
拉 - 向上，并且被拉低（低于0.3V ）时，稳压
荡器的输出电压通常超过公称的± 8.5 ％
最终的输出电压。最大输出电压偏差
之前，电源就绪拉低为± 12 ％ 。
从PC电源跟踪4 = 5V （ 5V / DIV ）。
TRACE1 =稳压器输出电压（ 1V / DIV ）。
跟踪2 =电感开关节点（ 5V / DIV ）。
图13：由被立即到输入 - 输出短路的OVP响应
ately提供0％的占空比，乌鸦，限制输入电压，以
地面上。
2.825V
跟踪2 - PWRGD （ 2V / DIV ）
跟踪4 - V
OUT
(1V/div)
图16 ： PWRGD信号变为逻辑高电平为V
OUT
进入-8.5 ％
低PWRGD阈值时， V
OUT
= + 2.825V （ DAC = 10111 ） 。
从PC电源跟踪4 = 5V （ 2V / DIV ）。
迹线1 =稳压器输出电压（ 1V / DIV 。 ）
图14：通过拉动到输入 - 输出短路的OVP响应
输入电压到地。
迹线1 PWRGD （ 2V / DIV ）
跟踪4 V
FB
(1V/div)
图17 ：电源就绪响应了监管的条件。
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