CS5106
封装引线说明：持续
封装引线＃
LEAD符号
功能
9
V
FB1
10
V
SS
电压反馈引脚为辅助的PWM 。这表示电压
辅助电源的输出电压被馈送到该脚。电压更低
比RAMP1 + 0.13的V
FB1
将导致GATE1变为低电平。
V
SS
电源/反馈输入线。见V
CC
电力操作的描述。
另外，该引线被馈送到一个除以10的电阻分压器和相比
1.2V标称值的误差放大器的积极的一面。
V
CC
电源输入线。该输入逃跑齐纳参考供应，直到
V
SS
＆ GT ; V
CC
。然后因为V之间运行一个内部二极管
SS
和V
CC
为ON
和所有主电源从V派生
SS
.
辅助PWM栅极驱动的领先优势。这通常输出驱动FET其中
驱动辅助变压器。
接地引线。
同步PWM栅极驱动的领先优势。这通常输出驱动FET
其驱动所述主变压器。
同步PWM栅极驱动的领先优势。这通常输出驱动FET的
用于同步整流栅极驱动变压器。
电压反馈领先的同步PWM 。这表示电压
主电源的输出电压被馈送到该脚。不是电压更低
RAMP2 + 0.13的V
FB2
将导致GATE2变为低，并GATE2B变高。
电流斜坡输入线的同步PWM 。电压是线性的
相对于当前在主反前的初级侧通常
代表这个领先优势。电压超过V
FB2
- 0.13 RAMP2上会
导致GATE2去低GATE2B变高。
逐脉冲过流保护领先的同步PWM 。一个电压
年龄超过1.2V标称上我
LIM2
会导致GATE2变低和GATE2B
变高。电压超过1.4V标称上我
LIM2
会导致GATE2去
低和GATE2B去高至少2个时钟周期。
GATE2, GATE2B non-overlap time adjustment lead. A 27k�½ resistor from
DLYSET地设置非重叠时间为45nS的名义。
Frequency adjustment lead. A 27k�½ resistor from FADJ to ground sets the
时钟频率为512KHZ的名义。
时钟输出领先。这是一个50％的占空比，1V至5V的脉冲，其上升沿
是同相的GATE1 。这个信号可以用来同步其它功率
耗材。
时钟同步的领先优势。内部时钟频率可以调节
+ 10％时，利用来自外部的时钟对发生正面边缘发作-15 ％
SYNC
IN
导致。如果外部时钟频率是出侧的内部时钟频率
由昆西+ 25％ -35 ％的外部时钟被忽略，并且游离的内部时钟
奔跑。
允许编程输入。请参阅启用编程状态。 PRO-
GRAM具有至少20μA分钟。可用的源电流。
PWM使能输入。如果程序是高则低上启用意志
让GATE1 ， GATE2和GATE2B切换。如果程序为低则
高上启用将使GATE1 ， GATE2和GATE2B切换。如果
ENABLE悬空，它会拉至高电平。 ENABLE具有至少
100μA可用的源极电流（分） 。
11
V
CC
12
13
14
15
16
GATE1
GND
GATE2
GATE2B
V
FB2
17
RAMP2
18
I
LIM2
19
20
21
DLYSET
FADJ
SYNC
OUT
22
SYNC
IN
23
24
节目
启用
7
CHERRY [ CHERRY SEMICONDUCTOR CORPORATION ]
