工作原理
该ADS1254是一种高精度，高动态范围， 24位，
Δ-Σ ， A / D转换器，能够实现非常的
高清晰度数字结果在高数据速率。
该模拟输入信号进行采样，由所确定的速率
频率的系统时钟（CLK）的。采样的模拟
输入由Δ-Σ A / D调制器，调制这
随后由数字滤波器。一个正弦
5
数字低通滤波器
处理该delta-sigma调制器的输出，并写入
结果到数据输出寄存器。在DOUT / DRDY引脚
被拉低，表示新的数据是可用的待读
通过外部微控制器/微处理器。如图
的框图，该ADS1254的主要功能块
是四阶Δ-Σ调制器，一个数字滤波器，
控制逻辑和一个串行接口。所有这些功能的
块进行说明。
模拟量输入
该ADS1254包含一个全差分模拟输入。为了
以提供低噪音的系统，共模抑制102分贝的，
和优异的电源抑制，设计拓扑结构
基于全差分开关电容架构。该
双极性输入电压范围为-4.096V至+ 4.096V ，当
基准输入电压等于+ 4.096V 。双极性范围
相对于-V
IN
而不是相对于GND 。
图1显示了ADS1254的基本输入结构。
的阻抗直接相关，采样频率
的由所述的CLK速度设置输入电容器。更高
CLK的速率会导致较低的阻抗，并降低CLK的速率
导致更高的阻抗。
R
SW
（ 1300Ω典型值）
A
IN
20.8kHz与4.24kHz的-3dB频率。在-3dB
频率扩展与系统时钟频率。
为确保ADS1254的最佳线性度，完全differen-
建议TiAl基信号。
输入多路复用器
该CHSEL1和CHSEL0引脚用于选择模拟
输入通道，如表Ⅰ所示的推荐
方法改变渠道后，要改变他们
从以前的信道转换已完成
和阅读。当一个信道被改变时，内部逻辑感官
在CLK和下降沿的变化复位
转换过程。在新的转换数据
信道是信道改变之后的第一DRDY有效。
当多路输入，所以能够实现样品
利率接近4kHz的。这是由于这样的事实，即它需要五个
内部转换周期的数据，以全面解决。该
数据也改变频道之前，必须读出。该
DRDY信号指示五个周期后的有效结果
时有发生。
双极性输入
CHSEL1
0
0
1
1
CHSEL0
0
1
0
1
通道
CH1
CH2
CH3
CH4
表一，通道选择。
每ADS1254的差分输入必须保持
与AGND和AV
DD
。以在以下的参考电压
超过一半的AV
DD
，一个输入可连接到参考
电压，另一个输入范围可以从AGND至
2 • V
REF
。通过使用三运放电路具有单
放大器和四个外部电阻， ADS1254可
配置为接受时，对地双极性输入。
传统
±2.5V, ±5V,
和
±10V
输入范围可
使用的电阻值进行接口的ADS1254
在网络连接gure 2所示。
R
1
国内
电路
C
INT
（为6.0pF典型值）
V
CM
调制频率
= f
MOD
图1.模拟输入结构。
模拟输入的输入阻抗的变化
ADS1254系统时钟频率（CLK） 。的关系是：
A
IN
阻抗（ Ω ） = （为8MHz / CLK ） • 125000
对于模拟输入信号，整体模
该装置的性能受到三项：第一，
输入阻抗会影响精度。如果源阻抗
输入信号是显著，或者如果有无源滤波
前ADS1254 ，该信号的显著部分可以是
跨越这个外部阻抗失。的幅度
效果是依赖于所期望的系统性能。
第二，电流流入或流出的模拟输入信号必须
有限的。在任何条件下应电流流入或流出
模拟量输入超过10毫安。
第三，为了防止在输入信号的混叠，将模拟输入
信号必须是带限。在A / D转换器的带宽
转换器是系统时钟频率的函数。有
为8MHz的系统时钟频率，数据输出速率是
10kΩ
20kΩ
双极
输入
R
2
OPA4350
+ IN
✱In
ADS1254
V
REF
OPA4350
OPA4350
双极性输入
±10V
±5V
±2.5V
R
1
2.5kΩ
5kΩ
10kΩ
R
2
5kΩ
10kΩ
20kΩ
REF
2.5V
图2电平移位电路的双极性输入范围。
7
ADS1254
SBAS213
BURR-BROWN [ BURR-BROWN CORPORATION ]
