SDRAM
奥斯汀半导体公司
概述
512MB的SDRAM是高速CMOS ，动态随机
DOM存取存储器包含536 ， 870 ， 912位。这是间
应受配置为四银行DRAM与同步
接口（所有信号上注册的上升沿
时钟信号CLK ） 。每个67,108,864位的银行是奥尔加
认列的8192行1024列16位。
读取和写入访问到SDRAM是突发式;
存取开始在一个选定的位置，并继续对一个亲
在编程顺序编程的地点数量。 AC-
正如事实开始激活命令的登记，
，然后接着是读或写命令。该
地址位注册与激活命令
用于选择银行和行访问（ BA0 ， BA1
选择银行; A0 - A12选择行） 。地址位
在读或写命令被注册重合
用来选择突发存取的起始列的位置。
在SDRAM提供了可编程的读或写
的脉冲串长度的1 ，2，4 ，或8的位置，或在整页，用一个
突发终止选项。自动预充电功能可以是
使能，以提供一个自定时行预充电，在被启动，它将
色同步信号序列的末端。
512MB的SDRAM采用内部管线architec-
TURE以实现高速操作。这种架构的COM
兼容与预取结构的2n个规则，但它也
允许列地址可以在每个时钟周期改变
实现了高速的，完全随机的操作。预充电
一家银行在访问其他三家银行之一，将隐藏
在预充电周期，并提供无缝的，高速的，随机
DOM的访问操作。
该512Mb的SDRAM的设计在3.3V存储器操作
系统。自动刷新模式设置，以及一个加电
节能，省电模式。所有输入和输出都LVTTL-
兼容。
SDRAM的报价在DRAM经营取得重大进展
性能，包括能够同步突发数据
在高数据速率的自动列地址的产生，
内部银行隐藏预充电之间交错的能力
时间和能力来随意改变地址栏
关于在一个脉冲串存取的每个时钟周期。
AS4SD32M16
功能框图
CKE
CLK
CS ＃
WE＃
CAS ＃
RAS ＃
控制
逻辑
BANK3
BANK2
BANK1
命令
解码
模式寄存器
刷新13
计数器
12
13
行向
地址
MUX
13
BANK0
行向
地址
8192
LATCH
＆放大器;
解码器
BANK0
内存
ARRAY
(8,192 x 1,024 x 16)
2
2
DQML ，
DQMH
感测放大器
16
16384
数据
产量
注册
2
A0–A12,
BA0 ， BA1
地址
注册
银行
控制
逻辑
15
I / O选通
DQM MASK逻辑
读数据锁存器
编写驱动程序
16
1024
(x16)
数据
输入
注册
16
DQ0–
DQ15
2
COLUMN
解码器
柱分离
地址
计数器/
LATCH
10
10
AS4SD32M16
修订版1.1 3/08
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2
AUSTIN [ AUSTIN SEMICONDUCTOR ]
