TSC21020F
图1 。
TSC21020F框图
随着大量公交车连接注册到计算单元,数据
计算单元之间和从/到片外存储器流动是无约束和自由
从瓶颈。该TSC21020F的10端口寄存器文件和哈佛结构
允许以下九个数据传输到执行每一个周期:
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向或从寄存器文件芯片外的读/写操作的两个操作数
提供给ALU的两个操作数
提供给乘法器两个操作数
从ALU和乘法器( 3获得两个结果,如果ALU操作是
合并的加法/减法) 。
该处理器的48位正交指令字完全支持并行数据传输
并且在同一指令执行算术运算。
地址发生器和
程序定序
两个专用地址生成器和一个用于程序序列供给地址
内存访问。因为这样,在计算单元不需要从未被用于calcu-
迟到的地址。因为它的指令高速缓冲存储器中时, TSC21020F可以同时
从两片外程序存储器和片外取出指令和数据值
在一个周期内的数据存储器。
数据地址发生器(DAG )提供的内存地址时,外部的MEM
储器的数据传输通过并行存储器端口或从内部寄存器。双重
数据地址发生器使处理器能够输出两个同时的地址
双操作数的读取和写入。 DAG的1提供的32位地址数据存储器。 DAG
2提供24位地址的程序存储器的数据访问程序存储器。
每个DAG跟踪多达八个地址的指针, 8剂, 8缓冲
长度值和八个基础值。用于间接寻址的指针可以MOD-
后指定由在一个特定的寄存器中的值时,无论之前(修改前)或之后(后修改)
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4153H–AERO–04/07