4–4
第4章：在Cyclone III器件系列嵌入式乘法器
架构
显示了乘法器模块架构。
图4-2 。乘法器模块架构
SIGNA
signb
ACLR
时钟
ENA
数据
D
ENA
Q
数据输出
D
Q
ENA
CLRN
CLRN
数据B
D
ENA
Q
输入
注册
产量
注册
CLRN
嵌入式乘法器模块
输入寄存器
您可以在每个乘数输入信号发送到输入寄存器或直接进入
乘法器在9-或18位部分，这取决于的操作模式
乘数。每个乘法器的输入信号可通过一个寄存器独立地被发送
的其他输入信号。例如，您可以发送倍增
数据
通过信号
一个注册和发
数据B
直接信号到乘法器。
下面的控制信号提供给每个输入寄存器在嵌入式
事半功倍：
■
■
■
时钟
时钟使能
异步清零
在一个单一的嵌入式乘法器所有输入和输出寄存器由相同的供给
时钟，时钟使能和异步清零信号。
乘法器级
嵌入式乘法器块的乘法器级支持9 × 9或18 × 18
乘法器以及在这些配置之间的其他乘数。根据
上的数据宽度或乘法器的操作模式中，一个单一的嵌入式乘法器
可以并行地执行的一个或两个乘法。对于乘数信息，请参阅
每个乘法器的操作数是一个唯一的符号或无符号数。两个信号，
SIGNA
和
signb ，
控制乘法器的输入，并确定该值进行签名或
无符号。如果
SIGNA
信号为高电平时，
数据
操作数是有符号数。如果
SIGNA
信号为低时，
数据
操作数是无符号数。
的Cyclone III器件手册
第1卷
2011年12月Altera公司
ALTERA [ ALTERA CORPORATION ]
