第3章：内存块中的Cyclone III器件系列
内存模式
3–9
示出了用于在单端口读取和写入操作的时序波形
模式与未注册的输出。注册的RAM中简单地延迟输出
该
q
输出一个时钟周期。
图3-8 。的Cyclone III器件系列单端口模式时序波形
CLK_A
wren_a
rden_a
ADDRESS_A
a0
a1
DATA_A
A
B
C
D
E
F
Q_A
（旧数据）
A0 （旧数据）
A
A
B
B
C
A1 （旧数据）
D
D
E
E
F
Q_A
（新数据）
简单双端口模式
简单双端口模式支持同时读取和写入操作不同
位置。
显示了简单的双端口存储器的配置。
图3-9 。的Cyclone III器件系列的简单双端口存储器
数据[ ]
wraddress [ ]
雷恩
byteena [ ]
wr_addressstall
wrclock
wrclocken
ACLR
rdaddress [ ]
RDEN
q[
]
rd_addressstall
rdclock
rdclocken
注意
（1 ）简单双端口RAM支持除了所示的读或写时钟模式输入或输出时钟模式。
的Cyclone III器件系列M9K存储器模块支持混合宽度配置，
允许不同的读写端口宽度。
名单混合宽度配置。
表3-3 。的Cyclone III器件系列M9K模块混合宽度配置（简单双端口模式）
（第2部1 ）
写端口
读端口
8192
×
1
8192 × 1
4096 × 2
2048 × 4
1024 × 8
v
v
v
v
4096
×
2
v
v
v
v
2048
×
4
v
v
v
v
1024
×
8
v
v
v
v
512
×
16
v
v
v
v
256
×
32
v
v
v
v
1024
×
9
—
—
—
—
512
×
18
—
—
—
—
256
×
36
—
—
—
—
2011年12月
Altera公司。
的Cyclone III器件手册
第1卷
ALTERA [ ALTERA CORPORATION ]
