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第2章：在Cyclone III器件系列逻辑单元和逻辑阵列模块
LAB控制信号
示出了直接链路连接。
图2-5 。的Cyclone III器件系列直接链路连接
从直接链接互联
左顾， M9K存储器
块，嵌入式乘法器，
PLL或IOE输出
从直接链接互联
右顾， M9K存储器
块，嵌入式乘法器，
PLL或IOE输出
直接链接
互联
向左
当地
互联
LAB
直接链接
互联
向右
LAB控制信号
每个LAB包含专用逻辑，用于驱动控制信号提供给它的LE 。控制
信号包括：
■
■
■
■
■
两个时钟
两个时钟使能
两个异步清零
一个同步清零
一个同步加载
您可以使用多达八个控制信号的时间。注册打包和同步
负载不能同时使用。
每个LAB可以有多达四个的非全局控制信号。您可以使用其他LAB
控制信号，只要它们是全球性的信号。
同步清零和负载信号可用于实现柜台等
功能。同步清晰，同步加载信号是LAB宽信号
影响实验室中的寄存器。
每个LAB可以使用两个时钟和两个时钟使能信号。时钟和时钟使能
每个LAB的信号链接。例如，任何LE在一个特定的LAB使用
labclk1
信号也使用
labclkena1.
如果LAB同时使用上升沿和下降沿
一个时钟的边沿，它也同时使用了，LAB-宽的时钟信号。拉高时钟
使能信号关闭LAB全时钟。
劳顾会排闹钟
[5..0]
和LAB局部互连产生的LAB-宽
控制信号。 MultiTrack互联固有的低偏移使得时钟
除了数据分配控制信号分配。
的Cyclone III器件手册
第1卷
2011年12月Altera公司
ALTERA [ ALTERA CORPORATION ]
