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EP1SGX40GF1020I6N 参数 Datasheet PDF下载

EP1SGX40GF1020I6N图片预览

型号：	EP1SGX40GF1020I6N
PDF下载：	下载PDF文件查看货源
内容描述：	[Field Programmable Gate Array, 4697 CLBs, 41250-Cell, CMOS, PBGA1020, 33 X 33 MM, 1 MM PITCH, LEAD FREE, FBGA-1020]
分类和应用：	栅可编程逻辑
文件页数/大小：	279 页 / 3682 K
品牌：	ALTERA [ ALTERA CORPORATION ]

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PLLs & Clock Networks

Figure 4–41. Global Clock Resources

CLK[15..12]

CLK[3..0]

Global Clock [15..0]

Transceiver

Clocks

CLK[7..4]

Regional Clock Network

There are four regional clock networks RCLK[3..0]within each

quadrant of the Stratix GX device that are driven by the same dedicated

CLK[7..0]and CLK[15..12]input pins, PLL outputs, or transceiver

clocks. The regional clock networks only pertain to the quadrant they

drive into. The regional clock networks provide the lowest clock delay

and skew for logic contained within a single quadrant. The CLKclock pins

symmetrically drive the RCLKnetworks within a particular quadrant, as

shown in Figure 4–42.

4–70

Stratix GX Device Handbook, Volume 1

Altera Corporation

February 2005

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