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    EP1S25F672I7N 参数 Datasheet PDF下载

    EP1S25F672I7N图片预览
    型号： EP1S25F672I7N
    PDF下载： 下载PDF文件 查看货源
    内容描述： [Field Programmable Gate Array, 25660-Cell, CMOS, PBGA672, 35 X 35 MM, 1.27 MM PITCH, LEAD FREE, BGA-672]
    分类和应用： LTE栅可编程逻辑
    文件页数/大小： 292 页 / 1528 K
    品牌： ALTERA [ ALTERA CORPORATION ]
     浏览型号EP1S25F672I7N的Datasheet PDF文件第66页浏览型号EP1S25F672I7N的Datasheet PDF文件第67页浏览型号EP1S25F672I7N的Datasheet PDF文件第68页浏览型号EP1S25F672I7N的Datasheet PDF文件第69页浏览型号EP1S25F672I7N的Datasheet PDF文件第71页浏览型号EP1S25F672I7N的Datasheet PDF文件第72页浏览型号EP1S25F672I7N的Datasheet PDF文件第73页浏览型号EP1S25F672I7N的Datasheet PDF文件第74页  
    TriMatrix Memory  
    Input/Output Clock Mode  
    Input/output clock mode can be implemented for both the true and  
    simple dual-port memory modes. On each of the two ports, A or B, one  
    clock controls all registers for inputs into the memory block: data input,  
    wren, and address. The other clock controls the block’s data output  
    registers. Each memory block port, A or B, also supports independent  
    clock enables and asynchronous clear signals for input and output  
    registers. Figures 2–25 and 2–26 show the memory block in input/output  
    clock mode.  
    2–46  
    Stratix Device Handbook, Volume 1  
    Altera Corporation  
    July 2005  
     

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