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EP1S20F672C7N 参数 Datasheet PDF下载

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型号：	EP1S20F672C7N
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内容描述：	[Field Programmable Gate Array, 2132 CLBs, 18460-Cell, CMOS, PBGA672, 35 X 35 MM, 1.27 MM PITCH, LEAD FREE, BGA-672]
分类和应用：	栅
文件页数/大小：	292 页 / 1528 K
品牌：	ALTERA [ ALTERA CORPORATION ]

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Stratix Architecture

Figure 2–66. Input Timing Diagram in DDR Mode

Data at

input pin

A0 B1 A1 B2 A2 B3 A3 B4

CLK

A'

A1

B1

A2

B2

A3

B3

Input To

Logic Array

B'

When using the IOE for DDR outputs, the two output registers are

configured to clock two data paths from LEs on rising clock edges. These

output registers are multiplexed by the clock to drive the output pin at a

×2 rate. One output register clocks the first bit out on the clock high time,

while the other output register clocks the second bit out on the clock low

time. Figure 2–67 shows the IOE configured for DDR output. Figure 2–68

shows the DDR output timing diagram.

Altera Corporation

July 2005

2–113

Stratix Device Handbook, Volume 1

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