AS4LC2M8S1
AS4LC1M16S1
®
功能说明
该AS4LC2M8S1 ， AS4LC2M8S0和AS4LC1M16S1 ， AS4LC1M16S0是高性能的16兆位的CMOS同步动态
组织为1048576字的随机存取存储器（SDRAM ）器件× 8位× 2组（2048行× 512列）和524288
字× 16位× 2组（2048行× 256列）分别。非常高的带宽利用流水线结构实现的，其中
所有输入和输出都参考一个共同的时钟的上升沿。可编程的突发模式可以被用来读取到一个完整的页面
数据（ 512字节为2M × 8和256字节的1M × 16 ），而选择一个新的列地址。
是由SDRAM的操作上的优点如下：（1）的能力，在高时钟频率下同步地输出数据
列地址（突发存取）的自动增量; （ 2 ）银行交织，隐藏预充电时间，达到无缝操作;
和（3）的能力，随意改变列地址在每个时钟周期期间的突发访问。
该SDRAM产品还具有可编程的模式寄存器，允许用户选择读取延迟和突发长度和类型
（顺序或交织） 。更低的延迟提高了CLK周期计算第一个数据访问，而高延迟的最大改进
频率操作。此功能使适用于各种应用的灵活的性能优化。
SDRAM命令和功能，从控制输入解码。基本命令如下：
•模式寄存器组
•选择列;写
•自动预充电的读/写
•关闭银行
•选择列;读
•自刷新
•关闭所有银行
•取消;断电
•选择行;激活银行
• CBR刷新
这两款器件都在400密耳的塑料TSOP II型封装。该AS4LC2M8S1 / AS4LC2M8S0有44个引脚，并且AS4LC1M16S1 /
AS4LC1M16S0有50个引脚。所有器件均工作在3.3V ± 0.3V的电源。提供了用于低多电源和接地引脚
开关噪声和EMI 。输入和输出都是LVTTL兼容。
逻辑框图
CLK
时钟发生器
CKE
A11
A[10:0]
BANK SELECT
ROW
地址
卜FF器
模式寄存器
刷新
计数器
行解码器
银行A'
512K
×
16 (2048
×
256
×
16)
B银行†
512K
×
16 (2048
×
256
×
16)
检测放大器
DQMU / DQML
命令解码器
CS
RAS
CAS
WE
闩锁电路
COLUMN
地址
卜FF器
BURST
计数器
输入和输出缓冲器
控制逻辑
列解码器和
闩锁电路
数据控制电路
DQ
†对于AS4LC2M8S1 / AS4LC2M8S0 ，银行A和B将读取1M × 8 （ 2048 × 512 × 8 ） 。
5/21/01; v.1.1
半导体联盟
29 P. 2
ALSC [ ALLIANCE SEMICONDUCTOR CORPORATION ]
