ASAHI KASEI
[AK4552]
スイッチング特性
(Ta=25°C; VA, VD=2.4
∼
4.0V; C
L
=20pF)
パラメータ
Master Clock Timing
Frequency
Pulse Width Low
Pulse Width High
LRCK Frequency
Normal Speed
Double Speed
Quad Speed
Duty Cycle
Serial Interface Timing
BCLK Period
Normal Speed
Double Speed
Quad Speed
BCLK Pulse Width Low
Pulse Width High
LRCK Edge to BCLK “↑”
(注 9)
BCLK “↑” to LRCK Edge
(注 9)
LRCK Edge to SDTO (MSB)
BCLK “↓” to SDTO
SDTI Hold Time
SDTI Setup Time
Reset Timing
PDN Pulse Width
PDN “↑” to SDTO Valid
(注 10)
Symbol
fCLK
tCLKL
tCLKH
fsn
fsd
fsq
Duty
min
2.048
10
10
8
50
100
45
typ
max
38.4
Units
MHz
ns
ns
kHz
kHz
kHz
%
50
100
200
55
tBCK
tBCK
tBCK
tBCKL
tBCKH
tLRB
tBLR
tDLR
tDBS
tSDH
tSDS
tPW
tPWV
1/96fsn
1/64fsd
1/64fsq
33
33
20
20
40
40
20
20
150
2081
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
1/fs
注
9.
この規格値は
LRCKのエッジとBCLKの“↑”が重ならないように規定しています。
注
10. PDNを立ち上げてからの LRCKクロックの“↑”の回数です。
MS0055-J-01
-6-
2001/02
AKM [ ASAHI KASEI MICROSYSTEMS ]
