HDMP-0422 参数 Datasheet PDF下载

型号：	HDMP-0422
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内容描述：	单端口旁路电路的CDR和数据有效检测能力的光纤通道仲裁环 [Single Port Bypass Circuit with CDR & Data Valid Detection Capability for Fibre Channel Arbitrated Loops]
分类和应用：	光纤电信集成电路电信电路光电二极管
文件页数/大小：	14 页 / 231 K
品牌：	AGILENT [ AGILENT TECHNOLOGIES, LTD. ]

FM_NODE[1]

EQU

BLL

TTL

BLL

EQU

FM_NODE[0]

TO_NODE[1]

TO_NODE[0]

BYPASS[1]–

CDR

CPLL

TTL

FM_NODE[0]_DV

图HDMP - 0422的1框图。

该HDMP - 0422的设计允许

CDR放置在任意位置

相对于硬盘插槽。

例如，如果硬盘A是

连接到PBC电池1中，而

BYPASS [ 0 ] - 是留给悬空

（参见图2）中，CDR功能

在进入之前，将执行

硬盘的插槽答：要获得

插槽A后， CDR功能（见

如图3所示），连接硬盘A到

PBC细胞0 ，而浮动

旁路[1] - 高。参照表1

两个引脚连接。

CDR

时钟和数据恢复

（CDR）的块负责

频率和相位锁定到

输入的串行数据流

和重采样输入数据

基于所恢复的时钟。一

自动锁定功能允许

CDR的锁定到输入

没有外部的数据流

FM_NODE[0]_AV

BYPASS[0]–

MODE_DV

REFCLK

训练控制。它通过执行此操作

不断频率锁定

到106.25 MHz参考

时钟（ REFCLK ），然后相

锁定到输入数据

流。一旦位锁定， CDR

产生一个高速采样

时钟。这个时钟用于

样或重复输入

数据，以产生CDR的输出。

CDR的抖动规范

本数据表中列出的假设

一个输入端，一直是8B / 10B

编码。该数据库还将锁定

使用其他到数据编码

算法只要有直流

平衡和足够数量的

的转变。

REFCLK输入

该LVTTL输入REFCLK

提供一个参考振荡器，用于

频率捕获CDR的。

该REFCLK频率应

内

为100ppm的十分之一

在波特的输入数据速率

（ 106.25 MHz的

100 ppm的FC-

AL在1.0625 GBd的运行）。

BLL输出

所有TO_NODE [N ]±高速

差分输出被驱动

一个缓冲行逻辑（ BLL ）

电路，具有片源

终止，因此无需外部偏置

电阻器。在BLL

在HDMP - 0422输出

势均力敌的，可以驱动

漫长的FR- 4 PCB走线。

未使用的输出不应该离开

悬空。理想情况下，未使用

输出应该有自己的

差分引脚短接在一起

用很短的PCB走线。如果再

迹线或传输线

连接至输出管脚，所述

线应该是差异

终止与适当

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