ADSP-BF531/ADSP-BF532/ADSP-BF533
下面的三个表描述了电压/频率
要求用于处理器的时钟。小心的选择
MSEL ， SSEL和CSEL比值，以便不超过最大
核心频率（表
和
和系统时钟（表
特定连接的阳离子。
介绍了锁相环工作
条件。
表10.内核时钟（ CCLK ）的要求， 500兆赫， 533兆赫和600兆赫模型
参数
f
CCLK
CCLK频率（V
DDINT
= 1.3 V最小）
1
f
CCLK
CCLK频率（V
DDINT
= 1.2 V最小）
2
f
CCLK
CCLK频率（V
DDINT
= 1.14 V最小）
3
f
CCLK
CCLK频率（V
DDINT
= 1.045 V最小）
f
CCLK
CCLK频率（V
DDINT
= 0.95 V最小）
f
CCLK
CCLK频率（V
DDINT
= 0.85 V最小）
f
CCLK
CCLK频率（V
DDINT
= 0.8 V最小）
1
2
内部稳压器设置
1.30 V
1.25 V
1.20 V
1.10 V
1.00 V
0.90 V
0.85 V
最大
600
533
500
444
400
333
250
单位
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
兆赫
仅适用于600 MHz型号。看
适用于533 MHz和600 MHz的型号。看
533 MHz型号不能支持上述1.25 V.内部调节水平
3
适用于500兆赫， 533兆赫和600兆赫的模型。看
500 MHz型号不能支持上述1.20 V.内部调节水平
表11.内核时钟（ CCLK ）要求 - 400 MHz型号
1
T
J
= 125°C
最大
400
333
295
所有
2
另一些T
J
最大
400
364
333
280
250
参数
f
CCLK
CCLK频率（V
DDINT
= 1.14 V最小）
f
CCLK
CCLK频率（V
DDINT
= 1.045 V最小）
f
CCLK
CCLK频率（V
DDINT
= 0.95 V最小）
f
CCLK
CCLK频率（V
DDINT
= 0.85 V最小）
f
CCLK
CCLK频率（V
DDINT
= 0.8 V最小）
1
2
内部稳压器设置
1.20 V
1.10 V
1.00 V
0.90 V
0.85 V
单位
兆赫
兆赫
兆赫
兆赫
兆赫
SEE
SEE
表12.锁相环工作条件
参数
f
VCO
压控振荡器（ VCO ）频率
民
50
最大
最大˚F
CCLK
单位
兆赫
表13.系统时钟（ SCLK ）的要求
1
参数
CSP_BGA / PBGA
f
SCLK
f
SCLK
LQFP
f
SCLK
f
SCLK
1
V
DDEXT
= 1.8 V
最大
CLKOUT / SCLK频率（V
DDINT
1.14 V)
CLKOUT / SCLK频率（V
DDINT
1.14 V)
CLKOUT / SCLK频率（V
DDINT
1.14 V)
CLKOUT / SCLK频率（V
DDINT
1.14 V)
100
100
100
83
V
DDEXT
= 2.5 V/3.3 V
最大
133
100
133
83
单位
兆赫
兆赫
兆赫
兆赫
t
SCLK
(= 1/f
SCLK
）必须大于或等于t
CCLK
.
牧师ħ
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