ADSP-21061/ADSP-21061L
S
一般注意事项
概述
®
此数据表代表的生产规格公布
对于ADSP - 21061 5 V和ADSP - 21061L 3.3 V proces-
感器。 ADSP - 21061采用本数据手册指
这两个设备，除非明确指出。
图1示出了一个框图，ADSP- 21061 / ADSP-
21061L ，说明下面的建筑特色：
运算单元（ ALU，乘法器和移位器）配有一个
数据地址发生器（ DAG1 ， DAG2 ）
程序定序器与指令Cache
间隔定时器
1 Mbit的片上SRAM
外部端口用于连接片外存储器和
外设
主机端口&多处理器接口
DMA控制器
串口
JTAG测试访问端口
图2示出了典型的单处理器系统。一个多
处理系统示于图3 。
表一， ADSP - 21061 / ADSP- 21061L基准（ @ 50兆赫）
在ADSP - 21061是强大的SHARC系列中的一员
的浮点处理器。 SHARC处理器 - 超级哈佛
计算机体系结构，是信号处理微机
，提供新的功能和集成度和perfor-水平
曼斯。在ADSP - 21061是一个32位处理器优化
高性能DSP应用。在ADSP- 21061的COM
bines的ADSP- 21000 DSP内核具有片上双端口
SRAM和专用的我的I / O处理器/ O总线形成
完整的系统级单芯片。
制作高速，低功耗的CMOS工艺中，
ADSP - 21061具有20 ns指令周期时间运行起来
50 MIPS 。其片上指令高速缓存，处理器可以
在一个周期内执行每一条指令。表一显示perfor-
曼斯基准的ADSP - 21061 / ADSP- 21061L 。
在ADSP- 21061 SHARC结合了高性能悬空
荷兰国际集团，定点DSP内核集成的片上系统的特点，
包括1兆位的SRAM存储器，主机处理器接口，
DMA控制器，串行端口和并行总线连接为
无缝DSP多。
1024铂。复数FFT
（ 4基数，用数字反向）
FIR滤波器（每点击）
IIR滤波器（每双二阶）
除（ Y / X ）
平方根的倒数（ 1 / √x ）
DMA传输速率
0.37毫秒
20纳秒
80纳秒
120纳秒
180纳秒
300兆字节/秒
18221次
1周
4个周期
6个周期
9次
版本B
–3–
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