ADSP-BF531/ADSP-BF532/ADSP-BF533
频率。中示出的电容和电阻值
只有典型值。电容器的值取决于
晶振制造商的负载电容建议
与物理PCB布局。该电阻值取决于
开车由晶振制造商指定的级别。系统设计
基础上，认真investiga-应当验证自定义值
化超过了允许的温度范围内多个设备。
第三泛音晶体可以在频率高于使用
25兆赫。该电路然后修改，以确保水晶的操作
仅在第三谐波，通过将调谐的电感器电路
所示
如图
内核时钟（ CCLK ）和系统
外设时钟（ SCLK ）从输入的时钟信号
（CLKIN ）信号。片上PLL能够乘上了
CLKIN信号由一个用户可编程的0.5到64乘法
化因子（由指定的最小和最大范围内
VCO频率） 。默认倍数为10 ，但它可以是
通过软件指令序列修饰。上的即时
频率的变化可以通过简单地写来实现
PLL_DIV注册。
“ FI NE ”调整
REQUI RES PLL序列UENCING
“CO撅起屁股”调整
上任何─佛罗里达州ÿ
到PLL除数寄存器（ PLL_DIV ） 。当SSEL值
改变，它会影响所有获得他们的时钟外设
从SCLK信号的信号。
内核时钟（ CCLK ）频率，也可以动态地
可通过PLL_DIV寄存器的CSEL1-0位装置改变。
支持的CCLK的分压比是1，2 ，4， 8 ，如图
这种可编程内核时钟功能是有用的
快核心频率修改。
表7.核心时钟比率
例如频率比
分频比（兆赫）
VCO / CCLK
VCO
CCLK
1:1
300
300
2:1
300
150
4:1
400
100
8:1
200
25
信号名称
CSEL1–0
00
01
10
11
引导模式。
在ADSP - BF531 / ADSP - BF532 / ADSP- BF533处理器
两种机制（在列
自动加载
复位后内部L1指令存储器。第三种模式是
提供从外部存储器来执行，绕过引导
序列。
表8.引导模式。
÷ 1, 2, 4,
8
CLKIN
PLL
0.5 × 64 ×
CCLK
VCO
÷ 1〜15
SCLK
BMODE1–0
00
01
10
11
SCLK
≤
CCLK
SCLK
≤
133兆赫
图9.频率修改方法
所有片上外设的时钟由系统时钟（ SCLK ） 。
系统时钟频率是可编程通过的装置
在PLL_DIV寄存器的SSEL3-0位。该值编程
SSEL的定义PLL输出之间的分频比
（VCO），和系统时钟。 SCLK分频值为1至
15.
显示了典型的系统时钟比率。
表6.示例系统时钟比率
例如频率比
分频比（兆赫）
VCO / SCLK
VCO
SCLK
1:1
100
100
3:1
400
133
10:1
500
50
描述
从16位外部存储器执行（绕道
引导ROM ）
从8位或16位闪存启动
从主串行连接的SPI启动
从串行从EEPROM /闪存启动（ 8,16
或24位地址范围，或者爱特梅尔AT45DB041 ，
AT45DB081 ，或AT45DB161serial闪光）
复位配置寄存器的BMODE引脚，采样
在上电复位或软件初始化复位， imple-
彪以下模式：
•从16位外部存储器执行 - 执行启动
从地址0x2000 0000与16位的包装。启动
ROM时，此模式跳过。所有配置设置
为最慢的设备（ 3个周期的保持时间设置;
15个周期的R / W访问时间; 4个周期的建立） 。
•引导从8位或16位外部闪存 - 闪光灯
位于引导ROM内存空间启动程序设置
使用异步存储器Bank 0的所有配置设定
选项有用于最慢的设备（ 3个周期的保持设定
时间; 15个周期的R / W访问时间; 4个周期的建立） 。
•从SPI串行EEPROM / FLASH启动（ 8,16或24位
寻址，或爱特梅尔AT45DB041 ， AT45DB081 ，或
AT45DB161 ） - 该SPI使用PF2输出引脚选择
单SPI EEPROM /闪存设备，提交读命令
和历届地址字节（0×00 ），直到一个有效的8位，16位或
信号名称
SSEL3–0
0001
0011
1010
系统时钟的最大频率为f
SCLK
。除数
比必须被选择以限制系统时钟频率到其
最大的F
SCLK
。在SSEL值可以动态改变
没有任何PLL锁定延时写入相应的值
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2007年7月
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