AD9884A
控制寄存器映射
表Ⅲ。默认寄存器值
该AD9884A初始化和控制的一组寄存器
确定的操作模式。外部控制器是
用于写入和读取通过控制寄存器
2线串行接口端口。
表II中。控制寄存器映射
REG
00
01
02
03
04
05
06
07
价值
01101001
1101 0000
10000000
10000000
10000000
100000 00
100000 00
100000 00
69h
D0h
80h
80h
80h
80h
80h
80h
REG
08
09
0A
0B
0C
0D
0E
0F
价值
10000000
10000000
11110100
10000 000
0 01 001 00
00000000
0000xxx0
00000000
80h
80h
F4h
80h
24h
00h
0xh
00h
注册位默认
助记符
功能
PLL分频比最高位
PLL分频比的LSB
保留，设为零
红色通道增益调整
绿色通道增益调整
蓝色通道增益调整
红色通道偏移调整
保留，设为零
绿色通道偏移调整
保留，设为零
蓝色通道偏移调整
保留，设为零
夹具放置
钳时间
输出端口选择
输出时序选择
HSYNC极性
COAST极性
钳位信号源
钳位信号极性
外部时钟选择
保留，设为零
时钟相位调整
保留，设为零
保留，设为零
VCO范围选择
电荷泵电流
保留，设为零
PLL分频控制
00 7-0 01101001 PLLDIVM
01 7–4 1101
••••
PLLDIVL
01 3–0
••••
0000
INPUT GAIN
02 7-0千万REDGAIN
03 7-0千万GRNGAIN
04 7-0千万BLUGAIN
输入失调
05 7–2 100000
••
REDOFST
05 1–0
••••••
00
06 7–2 100000
••
GRNOFST
06 1–0
••••••
00
07 7–2 100000
••
BLUOFST
07 1–0
••••••
00
钳位计时
08 7-0千万CLPLACE
09 7-0千万CLDUR
一般控制1
0A 7
1
•••••••
0A 6
•
1
••••••
••
1
•••••
0A 5
0A 4
•••
1
••••
0A 3
••••
0
•••
0A 2
•••••
1
••
0A 1
••••••
0
•
0A 0
•••••••
0
解复用
PAR
HSPol
CSTPOL
EXTCLMP
CLAMPOL
EXTCLK
控制寄存器细节
PLL分频控制
00
7–0
PLLDIVM
PLL分频比最高位
12位PLL分频比的八个最显著位
PLLDIV 。
操作频比为PLLDIV
+ 1.
该PLL派生的主时钟从输入HSYNC
信号。主时钟频率，然后由一个整数分
值，和分频器的输出进行相位锁定到HSYNC 。这
PLLDIV值确定的像素的次数（像素
再加上水平消隐开销）每行。这通常是
20 ％至30％以上，在显示的有效像素的个数。
PLLDIV的12位值支持的分频比为2〜
4095越高该寄存器中加载的值，较高的
所得的时钟频率相对于一固定的水平同步
频率。
VESA已经建立了一些标准时间特定连接的阳离子，
这将有助于确定的值PLLDIV作为
的水平和垂直显示分辨率和帧功能
率（表Ⅶ） 。但是，许多计算机系统不
正是顺应了建议，而这些数字
应仅作为一个指南。该显示系统制造
商应提供自动或手动装置，用于优化
PLLDIV 。不正确地设置PLLDIV通常会产生1
以上的垂直噪声条在显示屏上。误差越大，
越大，产生的条的数量。
PLLDIV的电默认值是1693 （ PLLDIVM =
69H ， PLLDIVL = DXH ） 。
01
7–4
PLLDIVL
PLL分频比的LSB
时钟发生器控制
0B 7–3 10000
•••
相
0B 2–0
•••••
000
0C 7
0
•••••••
0C 6–5
•
01
•••••
VCORNGE
0C 4–2
•••
001
••
当前
0C 1–0
••••••
00
一般控制2
0D 7–5 000
•••••
保留，设为零
0D 4
•••
0
••••
OUTPHASE输出端口相
死修订ID
0D 3–1
••••
000
•
REVID
保留，设为零
0D 0
•••••••
0
0E 7–0 00000000
保留，设为零
12位PLL分频比的四个最低显着的位
PLLDIV 。
操作频比为PLLDIV
+ 1.
PLLDIV的电默认值是1693 （ PLLDIVM =
69H ， PLLDIVL = DXH ） 。
版本B
–9–
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