AD9884A
通用控制
CSTPOL
输出端口选择
0
1
功能
低电平有效
高电平有效
0A
7
解复用
有一点是确定的所有像素是否被提交至一个单一的
口（A ） ，或交替像素解复用端口A和B.
解复用
0
1
功能
所有的数据将进入端口A
备选像素转到端口A和端口B
低有效意味着时钟发生器将忽略HSYNC
输入时，海岸为低，并继续操作
相同的标称频率，直到海岸变为高电平。
高电平表示时钟发生器将忽略HSYNC
输入时COAST为高，并继续操作
相同的标称频率，直到海岸变低。
上电时的默认值是CSTPOL = 1 。
0A
3
EXTCLMP
钳位信号源
当多路分解器= 0 ，端口B输出处于高阻抗
状态。
上电时的默认值是DEMUX = 1 。
0A
6
并行
输出时序选择
有一点是确定的钳位正源。
EXTCLMP
0
1
功能
内部产生夹
外部提供的钳位信号
该位设置为逻辑上的端口A和1的延迟数据
二分之一DATACK期间DATACK输出，使得
DATACK的上升沿可以用于外部锁存数据
来自端口A和端口B.当该位被设置为逻辑0 ，
DATACK的上升沿可以用于外部锁存
从A口只，和数据
DATACK
上升沿可以是
用于从外部端口B锁存数据
并行
0
1
功能
数据候补端口之间
对备用DATACKs同步数据
A 0能够通过CLPLACE控制钳位电路的时序
和CLDUR 。夹紧位置和持续时间从计数
HSYNC的后缘。
1使外部钳位输入引脚。三个通道
当CLAMP信号有效钳制。的极性
CLAMP是由CLAMPOL位决定。
上电时的默认值是EXTCLMP = 0 。
当单端口模式（ DEMUX = 0），该位被忽略。
所述电默认值是并行= 1 。
0A
5
HSPol
HSYNC极性
0A
2
CLAMPOL
钳位信号极性
有一点是确定的外部提供的极性
CLAMP信号。
CLAMPOL
0
1
功能
低电平有效
高电平有效
必须设置指示HSYNC的极性位
被施加到所述HSYNC的输入信号。
HSPol
0
1
功能
低电平有效
高电平有效
A 0表示该电路将钳制，当CLAMP为低，
它将信号传送给ADC时钳位为HIGH 。
A 1表示该电路将钳制，当CLAMP为高，
它将信号传送给ADC时钳位为LOW 。
上电时的默认值是CLAMPOL = 1 。
0A
1
EXTCLK
外部时钟选择
低电平有效是传统的负向HSYNC脉冲。
采样定时是基于HSYNC，的前沿而
是下降沿。钳表位置，由下式确定
CLPLACE ，从后缘测量的。
活性高，从传统的HSYNC反转，用
正向脉冲。这意味着采样定时将
基于水平同步的前缘，也就是现在的利培
ING边缘，夹位置将在下降沿计数
边缘。
该设备将更多或更少的正常运行，如果该位被置位
不正确的，但内部产生的夹紧位置，上课 -
通过CLPOS tablished ，不会置于如预期，这可能
产生夹紧错误。
上电时的默认值是HSPOL = 1 。
0A
4
CSTPOL
COAST极性
的位，用于确定所述像素时钟的源。
EXTCLK
0
1
功能
内部时钟
外部提供时钟信号
A 0使能内部PLL产生的像素时钟从
从外部提供的水平同步。
1使外部CKEXT输入引脚。在这种模式下，
PLL分频比（ PLLDIV ）将被忽略。该时钟相位调整
（相位）仍然正常工作。
上电时的默认值是EXTCLK = 0 。
必须设置指示海岸的极性位
被施加到海岸的输入信号。
版本B
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