AD9883A
PLL的特性由环路滤波器的设计来确定，通过
PLL的电荷泵电流，并且由VCO范围设置。
该环路滤波器的设计示于图6.推荐
的VCO范围和电荷泵电流设置VESA
标准显示模式列于表Ⅴ。
PV
D
C
P
0.0082 F
0.082 F c的
Z
2.7k
R
Z
4. 5位相位调整注册。所产生的相
采样时钟可以被移动以定位最佳取样
在一个时钟周期内点。相位调整寄存器提供
32移相步骤的每11.25 ° 。 HSYNC信号与
一个相同的相移可通过HSOUT销。
的海岸引脚用于允许PLL继续运行
在相同的频率，在没有输入的Hsync的
信号或过程中水平同步的干扰（如均衡
脉冲）。这期间，在垂直同步周期可以被使用，或
任何其他时间，该水平同步信号是不可用的。该
沿海信号的极性可以通过海岸设置
极性注册。 Hsync信号的同时，极性
可以通过水平同步极性寄存器进行设置。否则
使用自动极性检测， HSYNC和COAST
极性位应被设置为匹配的各自极性
的输入信号。
电源管理
FILT
图6. PLL环路滤波器详细
提供四个可编程寄存器来优化per-
formance PLL的。这些寄存器是：
1. 12位除数寄存器。输入水平同步频率
范围从15千赫至110千赫。 PLL倍频
频率的水平同步信号，产生像素时钟
频率在12兆赫至110兆赫的范围内。该
除数寄存器控制精确倍频系数。
该寄存器可被设置为与221和4095的任何值。
（实际使用的分频比为编程
分频比加一。 ）
2. 2位VCO范围注册。以提高噪声
该AD9883A的性能中，VCO的工作频率
范围被划分成三个重叠的区域。该VCO
注册范围内设置此工作范围。频率
范围的最低和最高的区域示于表II中。
表II中。 VCO频率范围
该AD9883A使用活动检测电路，所述有源间
面中的位串行总线主接口改写位，并
掉电位，以确定正确的电源状态。那里
有三种电源状态，全功率，寻找模式和掉电。
表四总结了如何在AD9883A决定了电力
模式是在与该电路的电源的开/关中的每一个
这些模式。掉电指挥权的优先
自动电路。
表Ⅳ中。掉电模式说明
模式
全功率
搜索模式
输入
电源 -
下
1
1
1
SYNC
检测
2
1
0
上电或
评论
一切
串行总线，同步
活动检测， SOG ，
带隙基准
串行总线，同步
活动检测， SOG ，
带隙基准
PV1
0
0
1
1
PV0
0
1
0
1
像素时钟范围（MHz ）
AD9883AKST
AD9883ABST
12–32
32–64
64–110
110–140
12–30
30–60
60–120
120–140
掉电
0
X
3. 3位电荷泵电流寄存器。该寄存器
允许电流驱动的低通环路滤波器是
多种多样的。的可能的电流值列于表Ⅲ。
表Ⅲ。电荷泵电流/控制位
笔记
1
掉电控制通过串行总线第1位的0Fh 。
2
同步检测通过的OR-ing位7,4 ，和1中的串行总线寄存器14h的测定。
Ip2
0
0
0
0
1
1
1
1
Ip1
0
0
1
1
0
0
1
1
Ip0
0
1
0
1
0
1
0
1
电流（A ）
50
100
150
250
350
500
750
1500
–12–
版本B
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