AD9767
交错模式时序
对于下面的部分中，参见图25 。
当MODE引脚为逻辑0时， AD9767工作在互
阔叶模式。 WRT1现在充当IQWRT和CLK1
作为IQCLK 。 WRT2功能IQSEL和CLK2
作为IQRESET 。
数据进入上IQWRT的上升沿设备。逻辑
IQSEL水平将数据引导至任一通道锁1
（ IQSEL = 1），或向通道锁存器2（ IQSEL = 0）。
当IQRESET高， IQCLK被禁用。当IQRESET
变低，对IQCLK以下上升沿将同时更新
DAC锁存器中的数据在其输入端。在跨
叶模式IQCLK除以2内部。在此之后
第一个上升沿时，DAC锁存器将只更新在每
IQCLK其他的上升沿。以这种方式， IQRESET可以使用
同步数据提供给DAC的路由。
与双端口模式， IQCLK应该发生之前或
同时IQWRT 。
交错
DATA IN端口1
端口1
输入
LATCH
DAC1
LATCH
DAC1
IQWRT
IQSEL
端口2
输入
LATCH
IQCLK
IQRESET
去交织
数据输出
DAC2
LATCH
DAC2
数字输入与逻辑阈值CMOS兼容，
V
门槛
，设定为约一半的数字正电源
（ DVDD ）或
V
门槛
= DVDD / 2
(± 20%)
在AD9767的内部数字电路能够能操作的
阿婷在3伏至5.5伏的数字电源电压范围内。结果，在
数字输入也可以容纳TTL电平，当DVDD是
集，以容纳将TTL的最大高电平电压
司机V
OH
（MAX）。 3 V至3.3 V通常会一个DVDD
确保与大多数TTL逻辑系列适当的兼容性。图 -
茜28示出了用于数据的等效数字输入电路和
时钟输入。睡眠模式的输入是除类似
它包含一个有源下拉电路，从而确保
在AD9767保持启用状态，如果这个输入断开。
由于AD9767能够被更新，最高可达125 MSPS ，
时钟和数据输入信号的质量是很重要
实现最佳性能。操作AD9767
具有降低的逻辑秋千和相应的数字电源
（ DVDD ）将导致最低数据馈通和片
数字噪声。该数字数据接口电路的驱动
应指定到满足最小的建立和保持时间
的AD9767以及其所需的最小/最大输入逻辑电平的
阈值。
数字信号路径应尽量短，运行长度匹配
为了避免传播延迟不匹配。低的插入
值的电阻网络（即， 20
Ω
100
Ω)
在AD9767之间
数字输入和输出驱动器可减少任何有帮助的
过冲和振铃，有助于数字输入
数字馈通。对于更长的电路板走线和高数据上调
数据速率，适当的阻抗带状线技术和
终端电阻器，应考虑到保持“清洁”的
数字输入。
外部时钟驱动器电路应该提供AD9767
具有低抖动时钟输入满足最小/最大的逻辑电平
同时提供快速边沿。快速时钟边沿将有助于减少
任何抖动，这将表现为相位噪声在recon-
structed波形。因此，该时钟输入应该被驱动
最快逻辑系列适合于应用。
注意，时钟输入也可以通过一个正弦波驱动时，
其周围的数字阈值居中（即， DVDD / 2）的
并满足最小/最大的逻辑阈值。这通常会导致
在相位噪声造成轻微下降，这变得更加
明显的更高的采样率和输出频率。
此外，在更高的采样率， 20％的数字的容差
逻辑阈值应该被考虑，因为它会影响effec-
略去时钟占空比，且随后，切成所需的
数据建立时间和保持时间。
DVDD
2
图25.锁存结构交错模式
时序特定网络阳离子交织模式在图中给出
26和27 。
t
S
DATA IN
t
H
IQSEL
t
H
*
IQWRT
t
LPW
IQCLK
IOUTA
OR
IOUTB
t
PD
*适用于IQCLK / IQWRT和IQSEL下降沿ONLY
图26.交错模式时序
交错
数据
IQSEL
xx
D1
D2
D3
D4
D5
IQWRT
IQCLK
数字
输入
IQRESET
DAC输出
端口1
DAC输出
端口2
xx
D1
D3
图28.等效数字输入
xx
D2
D4
图27.交错模式时序
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版本B
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