AD9767
通过变压器进行差分至单端转换
前者还提供了能够提供两倍的重构的能力
信号向负载供电（即，假设没有源终端） 。
由于我的输出电流
OUTA
我
OUTB
是互为
tary ，他们成为添加剂差异处理时。一
适当选择变压器将允许AD9767提供
所需要的功率和电压电平到不同的负载。
I的输出阻抗
OUTA
我
OUTB
通过确定
在PMOS的等效并联组合开关associ-
ated与电流源和通常为100 kΩ的并联
采用5 pF 。也略微依赖于输出电压
（即，V
OUTA
和V
OUTB
）由于PMOS器件的性质。
其结果是，维持我
OUTA
和/或I
OUTB
在虚拟接地
经由第四运算放大器CON组fi guration将导致最佳的直流
线性度。需要注意的INL / DNL规格为AD9767
测量与我
OUTA
通过维持在虚地
运算放大器。
I
OUTA
我
OUTB
也有消极和积极的COM电压
必须坚持到为了实现opti-顺应性范围
妈妈的表现。的负输出范围的合规性
-1.0 V通过CMOS工艺的击穿极限设置。
操作时超过该最大极限可能导致突破性
断输出级，并影响AD9767的可靠性。
正输出遵范围稍微依赖
满量程输出电流I
OUTFS
。它略微降低，从
其标称1.25 V的I
OUTFS
= 20 mA至1.00 V为
I
OUTFS
= 2毫安。一个最佳的失真性能
单端或差分输出时实现的马克西
在我妈妈满量程信号
OUTA
我
OUTB
不超过0.5V。
要求AD9767的输出（即V应用
OUTA
和/或
V
OUTB
），以扩大其输出顺从电压范围应大小为R
负载
因此。超出此范围的合规性将进
versely影响AD9767的线性性能之后，又
吸收的敷料降低其失真性能。
数字输入
DAC时序
在AD9767可以在两种计时方式，双通道和跨运营
阔叶，其描述如下。在图的框图
25表示锁存器体系结构中的交错的定时模式。
双端口模式时序
对于下面的部分中，参见图2 。
当MODE引脚为逻辑1时， AD9767工作在双
端口模式。的AD9767函数为两个不同的DAC 。每
DAC有自己完全独立的数字输入和
控制线。
在AD9767具有双缓冲的数据路径。数据进入
该设备通过信道输入锁存器。此数据然后
传送到DAC锁存器中的每一个信号路径。一旦数据
被装载到DAC锁存器，模拟输出将稳定到
新值。
对于一般的考虑， WRT线控制通道
输入锁存和CLK线控制DAC锁存器。两
组锁存器上更新它们各自的上升沿
控制信号。
CLK的上升沿之前或同时应该发生
与WRT的上升沿。应该CLK的上升沿
发生后的WRT的上升沿，最小为2ns的延迟应
保持从WRT的上升沿到上升沿
CLK 。
时序特定网络阳离子双端口模式图23给出了
24 。
t
S
DATA IN
t
H
WRT1/WRT2
CLK1/CLK2
t
LPW
t
CPW
在AD9767的数字输入包括两个通道。对于
双端口模式下，每个DAC都有自己专用的14位数据
口， WRT线， CLK线。在交错定时模式，
数字控制引脚的功能变化中所描述的
在交错模式时序部分。的14位并行数据
输入遵循标准二进制编码，其中DB13为最
显著位（MSB ） ，而DB0是最低有效位
（LSB）。我
OUTA
产生满量程输出电流时，所有的数据
位在逻辑1.我
OUTB
产生互补输出
与两个输出作为一个之间的满量程电流分流
函数的输入代码。
该数字接口被使用来实现一个边沿触发
主从锁存器。下面DAC输出更新
任一上升沿，或者时钟的每个其他上升沿，
根据双重或交错模式是否正在被使用。
DAC输出设计，支持时钟频率高达
125 MSPS 。该时钟可以在任何占空比来操作该
满足指定的锁存脉冲宽度。在建立和保持时间
也可以在时钟周期长达不同的特定网络版
最短时间得到满足，尽管这些跃迁的位置
化的边缘可能会影响数字馈通和失真perfor-
曼斯。最好的性能，通常实现当输入
数据转换上的50％的占空比时钟的下降沿。
IOUTA
OR
IOUTB
t
PD
图23.双模式时序
DATA IN
D1
D2
D3
D4
D5
WRT1/WRT2
CLK1/CLK2
IOUTA
OR
IOUTB
xx
D1
D2
D3
D4
图24.双模式时序
版本B
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