AD7794/AD7795
时序特性
AV
DD
= 2.7 V至5.25 V ， DV
DD
= 2.7 V至5.25 V ， GND = 0 V ，输入逻辑0 = 0 V ，输入逻辑1 = DV
DD
中，除非另有说明。
表2中。
参数
t
3
t
4
读操作
t
1
在T限制
民
, T
最大
（B版）
100
100
0
60
80
0
60
80
10
80
0
10
0
30
25
0
单位
ns（最小值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最大值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
条件/评论
SCLK高脉冲宽度
SCLK低电平脉冲宽度
CS下降沿到DOUT / RDY活动时间
DV
DD
= 4.75 V至5.25 V
DV
DD
= 2.7 V至3.6 V
SCLK有效沿到数据有效延迟
DV
DD
= 4.75 V至5.25 V
DV
DD
= 2.7 V至3.6 V
CS无效沿后的总线释放时间
SCLK无效沿到CS无效沿
SCLK无效沿到DOUT / RDY高
CS下降沿到SCLK有效沿建立时间
数据有效到SCLK边沿的建立时间
数据有效到SCLK边沿保持时间
CS上升沿到SCLK沿保持时间
t
2 3
5 5, 6
t
6
t
7
写操作
t
8
t
9
t
10
t
11
1
2
在初次发布期间样品测试，以确保合规性。所有输入信号均采用t指定
R
= t
F
= 5纳秒（10％至90 ％DV的
DD
），并定时从1.6 V的电压电平
参见图3和图4所示。
3
这些数字是测定图2所示的负载电路，并根据需要定义为跨越V中的输出时间
OL
或V
OH
极限。
4
SCLK有效边沿SCLK下降沿边缘。
5
这些数字是从所采取的数据输出来改变0.5V的所测量的时间推导的时装载在图2中所测得的数示出的电路
然后外推回除去的充电或放电的50 pF电容的影响。这意味着，在时序特性所给出的时间是
真正的总线释放部分的时间，因此，不依赖于外部总线负载电容。
6
RDY
返回后， ADC的读高。在单次转换模式和连续转换模式，相同的数据可以被再次读取，如果需要的话，同时RDY为高电平，
但应注意，以确保后续读取不发生接近下一次输出更新。在连续读取模式下，所述数字字可以读
只有一次。
I
SINK
（ 1.6毫安使用DV
DD
= 5V,
100μA使用DV
DD
= 3V)
TO
产量
针
50pF
I
来源
（ 200μA使用DV
DD
= 5V,
100μA使用DV
DD
= 3V)
04854-002
1.6V
图2.负载电路的时序特性
修订版D |第8页36
AD [ ANALOG DEVICES ]
