AD7715
时序特性
DV
DD
= 3 V至5.25 V ; AV
DD
= 3 V至5.25 V ; AGND = DGND = 0 V ; ˚F
CLKIN
= 2.4576兆赫;输入逻辑0 = 0 V ，逻辑1 = DV
DD
除非
另有说明。
表4 。
参数
f
CLKIN 3,4
t
CLK IN LO
t
CLK IN HI
t
1
t
2
读操作
t
3
t
4
t
5 5
在T限制
民
, T
最大
（ A版）
400
2.5
0.4 × t
CLK IN
0.4 × t
CLK IN
500 × t
CLK IN
100
0
120
0
80
100
100
100
0
10
60
100
100
120
30
20
100
100
0
单位
千赫分钟
兆赫最大
ns（最小值）
ns（最小值）
NS NOM
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最大值）
ns（最大值）
ns（最大值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
ns（最小值）
条件/评论
主时钟频率：晶体振荡器或指定外部提供
性能
主时钟输入低电平时间;吨
CLK IN
= 1/f
CLK IN
主时钟输入高电平时间
DRDY的时候了
复位脉冲宽度
DRDY到CS建立时间
CS下降沿到SCLK上升沿建立时间
SCLK下降沿到数据有效延迟
DV
DD
= 5 V
DV
DD
= 3.3 V
SCLK高脉冲宽度
SCLK低脉冲宽度
CS上升沿到SCLK上升沿保持时间
SCLK上升沿后的总线释放时间
DV
DD
= +5 V
DV
DD
= +3.3 V
SCLK下降沿到DRDY高
CS下降沿到SCLK上升沿建立时间
数据有效到SCLK上升沿建立时间
数据有效到SCLK上升沿保持时间
SCLK高脉冲宽度
SCLK低脉冲宽度
CS上升沿到SCLK上升沿保持时间
t
6
t
7
t
8
t
9 6
t
10
写操作
t
11
t
12
t
13
t
14
t
15
t
16
1
2
在+ 25 ° C样品测试，以确保合规性。所有输入信号均指定tR = tF = 5 ns的10％的规定（以90 ％的DV
DD
），并定时从1.6 V的电压电平
参见图8和图9所示。
3
CLKIN的占空比的范围是45 ％至55％ 。 CLKIN必须提供每当AD7715不处于待机模式。如果没有时钟存在在这种情况下，该装置可以得出
更高的电流超过规定，并可能成为未校准。
4
在AD7715的产品测试和f
CLKIN
在2.4576兆赫（ 1兆赫一些我
DD
测试） 。它是由特性保证在400 kHz的工作。
5
这些数字是测定图2的负载电路，并根据需要定义为跨越V中的输出时间
OL
或V
OH
极限。
6
这些数字是从所采取的数据输出来改变0.5V的所测量的时间推导的时装入图2的电路测量的数目是再
外推回除去的充电或放电的50 pF电容的效果。这意味着，在时序特性所给出的时间是真正的公交车
放弃部分的时间，因此是独立的外部总线负载电容。
7
DRDY
返回从器件的输出更新之后的第一次读取后高。同样的数据可以被再次读取，如果需要的话，同时DRDY为高，尽管注意使
后续读取不发生接近下一次输出更新。
I
SINK
（ 800μA AT DV
DD
= 5V
100μA AT DV
DD
= 3.3V)
TO
产量
针
+1.6V
50pF
I
来源
（ 200μA AT DV
DD
= 5V
100μA AT DV
DD
= 3.3V)
08519-002
图2.负载电路的访问时间和总线释放时间
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