欢迎访问ic37.com |
会员登录 免费注册
发布采购

AD7710AR 参数 Datasheet PDF下载

AD7710AR图片预览
型号: AD7710AR
PDF下载: 下载PDF文件 查看货源
内容描述: 信号调理ADC [Signal Conditioning ADC]
分类和应用:
文件页数/大小: 28 页 / 223 K
品牌: AD [ ANALOG DEVICES ]
 浏览型号AD7710AR的Datasheet PDF文件第1页浏览型号AD7710AR的Datasheet PDF文件第2页浏览型号AD7710AR的Datasheet PDF文件第3页浏览型号AD7710AR的Datasheet PDF文件第4页浏览型号AD7710AR的Datasheet PDF文件第6页浏览型号AD7710AR的Datasheet PDF文件第7页浏览型号AD7710AR的Datasheet PDF文件第8页浏览型号AD7710AR的Datasheet PDF文件第9页  
AD7710
时序特性
参数
f
CLK IN4 ,
5
1, 2
( DV
DD
= +5 V
5% ; AV
DD
= + 5V或+ 10V
3
5%; V
SS
= 0 V或-5 V 10 % ; AGND = DGND =
0 V ; ˚F
CLK IN
= 10 MHz的;输入逻辑0 = 0 V ,逻辑1 = DV
DD
中,除非另有说明)
单位
千赫分钟
兆赫最大
兆赫最大
ns(最小值)
ns(最小值)
ns(最大值)
ns(最大值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最小值)
ns(最大值)
ns(最大值)
ns(最小值)
ns(最大值)
NS NOM
NS NOM
ns(最小值)
ns(最小值)
ns(最大值)
ns(最小值)
ns(最小值)
ns(最小值)
条件/评论
主时钟频率:晶体振荡器或外部
提供对指定的性能
AV
DD
= +5 V
±
5%
AV
DD
= 5.25 V至10.5 V
主时钟输入低电平时间。吨
CLK IN
= 1/f
CLK IN
主时钟输入高电平时间
数字输出上升时间。通常情况下为20 ns
数字输出下降时间。通常情况下为20 ns
SYNC
脉宽
DRDY
to
RFS
建立时间
DRDY
to
RFS
保持时间
A0到
RFS
建立时间
A0到
RFS
保持时间
RFS
低到SCLK的下降沿
数据存取时间( RFS低到数据有效)
SCLK下降沿到数据有效延迟
SCLK高脉冲宽度
SCLK低脉冲宽度
A0到
TFS
建立时间
A0到
TFS
保持时间
TFS
到SCLK下降沿延迟时间
TFS
到SCLK下降沿保持时间
数据有效到SCLK建立时间
数据有效到SCLK保持时间
在T限制
, T
最大
( A,S版本)
400
10
8
0.4
×
t
CLK IN
0.4
×
t
CLK IN
50
50
1000
0
0
2
×
t
CLK IN
0
4
×
t
CLK IN
+ 20
4
×
t
CLK IN
+ 20
t
CLK IN
/2
t
CLK IN
/2 + 30
t
CLK IN
/2
3
×
t
CLK IN
/2
50
0
4
×
t
CLK IN
+ 20
4
×
t
CLK IN
0
10
t
CLK IN LO
t
CLK IN HI
t
r 6
t
f 6
t
1
自时钟模式
t
2
t
3
t
4
t
5
t
6
t
77
t
87
t
9
t
10
t
14
t
15
t
16
t
17
t
18
t
19
牧师˚F
–5–