AD768
8
6
4
DNL误差 - LSB
IOUTA
1
1kΩ
3pF
I
OUT
LADCOM
28
1kΩ
3pF
IOUTB
27
2
0
–2
–4
–6
–8
IREFIN
x2.75
I
OUT
26
V
EE
图10.等效模拟输出电路
0
5
10
15
20 25 30 35 40 45
数字输入码 - K
50
55
60
65
数字输入
图9.典型DNL性能
输出具有-1.2 V合规范围+ 5.0V与
对于LADCOM 。电流导引输出级将
保持工作超过这个范围。操作超出了马克西 -
妈妈合规限制可能会导致两种输出级饱和度
或击穿，导致非线性性能。额定直流
和AC性能规格为输出电压
0 V至-1 V.
在LADCOM的电流正比于我
REFIN
并已
仔细配置为独立的数字代码时
输出被连接到虚地。这最大限度地减少任何det-
对线性度梯形接地电阻rimental效果。为
最佳直流线性， IOUTA应直接连接到一个
虚拟接地，并IOUTB应接地。的一个例子
在部分“缓冲电压提供此配置
输出“。如果IOUTA直接驱动阻性负载，然后
IOUTB应终止与平等的阻抗。这
将确保在LADCOM电流保持恒定digi-
TAL代码，并建议在改进直流线性度
无缓冲电压输出配置。
如示于图10中，有一个等效输出阻抗
1 kΩ的平行3 pF的每个输出端。如果输出
放电压偏离梯子公共电压，误差
电流流过这1 kΩ的阻抗。这是一个非线性效应
不与输入代码改变，所以它显示为一个增益
错误。 50
Ω
输出终止时，所得到的增益误差为
约-5 ％ 。这种结构的一个例子是亲
vided在部分非缓冲电压输出。
该AD768数字输入由16个数据输入引脚和一个
时钟引脚。 16位并行数据输入遵循标准位置
略去二进制编码，其中DB15是最显著位
（MSB） ，而DB0是至少显著位（LSB） 。 IOUTA亲
duces满量程输出电流时，所有的数据位为逻辑1 。
IOUTB是互补输出，满量程时，所有
数据位为逻辑0，满量程电流之间的分裂
两个输出，作为输入代码的函数。
该数字接口被使用来实现一个边沿触发
主从锁存器。 DAC输出更新后的
上升时钟边沿，并且被设计为支持一个时钟速率
高达40 MSPS的。时钟可以在任何的责任进行操作
周期，以满足规定的最小锁存脉冲宽度。该
建立和保持时间也可以在时钟周期的变化
只要指定的最小值得到满足，尽管位置
这些过渡的边缘可能会影响数字馈通。该
数字输入与CMOS逻辑阈值设置为兼容
大约一半的正电源电压。小输入
电流要求允许轻松连接无缓冲
CMOS逻辑。图11示出了相应的数字输入
电路。
V
CC
V
CC
数字
输入
V
EE
DCOM
图11.数字等效输入电路
数字输入信号到DAC应该从分离
模拟输出尽可能多。互连距离的
DAC的输入应保持尽可能的短。终止
电阻可提高性能，如果数字线成为
太长。为了尽量减少数字馈通，输入要
无毛刺和振铃，并可以进一步提高
以减少边缘速度。
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版本B
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