Core1553BBC MIL- STD- 1553B总线控制器
表3 •
控制和状态信号
名字
CLK
RSTINn
INTOUT
MEMFAIL
TYPE
In
In
OUT
OUT
描述
主时钟输入（或12兆赫， 16兆赫， 20兆赫或24兆赫）
复位输入（低电平有效）
中断请求（高电平有效） 。在CPU要求读取内部状态寄存器中找到
原因中断。它是由CPU写入到中断寄存器清零。
本变高，如果芯未能在所要求的读出或写入数据到后端接口
时间。这可以由后端不主张MEMGNTn够快或主张所引起
MEMWAITn太久。它是由CPU写入到中断寄存器清零。
这是高时，芯是活动的，即在处理消息列表。
总线控制器中使用的条件代码，外部输入的标志
忙
EXTFLAG
OUT
In
CPU接口
该CPU接口允许访问Core1553BBC内部寄存器和直接访问后端存储。这
接口是同步于时钟（表
4).
表4 •
CPU接口信号
名字
CPUCSn
CPUWRn [1 ：0]的
TYPE
In
In
描述
CPU的芯片选择输入（低电平有效）
CPU写输入（低电平有效） 。提供了支持字节处理器两个写输入
操作。当CPUWRn [1]为“0 ”数据位[ 15：8]写入。当CPUWRn [0]为“0”，数据比特
[7：0 ]写入。
CPU读取输入（低电平有效）
CPU等待输出（低电平有效）表示CPU应该持有CPURDn或CPUWRn活跃，而
芯完成的读或写操作。 CPUWAITn不主张在内部CPU
寄存器进行访问。当访问通过芯后端接口， CPUWAIT将
最少4个时钟周期用于读操作和三个用于写操作被激活。
CPUWAITn断言额外的时钟周期，如果后端的接口延迟断言MEMGNTn或
断言MEMWAITn 。
定时显示在
和
选择CPU是否访问内部寄存器或后端存储。
'0' ：访问内部寄存器，寄存器号码上CPUADDR指定[2 ：0]的
“1” ：访问后端存储
CPU地址输入
CPU的数据输出
CPU的数据输入
数据总线使能（高电平有效） 。此信号为高时，内核提供的数据输出到
CPUDOUT总线。它的目的是为一个三态使能功能。
CPURDn
CPUWAITn
In
OUT
CPUMEM
In
CPUADDR [15 ：0]的
CPUDOUT [15 ：0]的
CPUDIN [15 ：0]的
CPUDEN
In
OUT
In
OUT
v4.0
7
ACTEL [ Actel Corporation ]
